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参数资料
| 型号： | MCF52210CVM66J |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 30/56页 |
| 文件大小： | 0K |
| 描述： | IC MCU RISC 64K FLASH 81MAPBGA |
| 标准包装： | 1,200 |
| 系列： | MCF5221x |
| 核心处理器： | Coldfire V2 |
| 芯体尺寸： | 32-位 |
| 速度： | 66MHz |
| 连通性： | I²C，SPI，UART/USART，USB OTG |
| 外围设备： | DMA，LVD，POR，PWM，WDT |
| 输入/输出数： | 55 |
| 程序存储器容量： | 64KB（64K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 16K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 8x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 81-LBGA |
| 包装： | 托盘 |
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Electrical Characteristics
MCF52211 ColdFire Microcontroller, Rev. 2
Freescale Semiconductor
36
2.12
I2C Input/Output Timing Specifications
Table 32. I2C Input Timing Specifications between I2C_SCL and I2C_SDA
Num
Characteristic
Min
Max
Units
11
Start condition hold time
2
t
CYC
—ns
I2
Clock low period
8
t
CYC
—ns
I3
SCL/SDA rise time (VIL = 0.5 V to VIH = 2.4 V)
—
1
ms
I4
Data hold time
0
—
ns
I5
SCL/SDA fall time (VIH = 2.4 V to VIL = 0.5 V)
—
1
ms
I6
Clock high time
4
t
CYC
—ns
I7
Data setup time
0
—
ns
I8
Start condition setup time (for repeated start condition only)
2
t
CYC
—ns
I9
Stop condition setup time
2
t
CYC
—ns
Table 33. I2C Output Timing Specifications between I2C_SCL and I2C_SDA
Num
Characteristic
Min
Max
Units
111
1 Output numbers depend on the value programmed into the IFDR; an IFDR programmed with the
interface is designed to scale the actual data transition time to move it to the middle of the SCL low
period. The actual position is affected by the prescale and division values programmed into the IFDR;
however, the numbers given in Table 33 are minimum values.
Start condition hold time
6
t
CYC
—ns
Clock low period
10
t
CYC
—ns
I32
2 Because SCL and SDA are open-collector-type outputs, which the processor can only actively drive
low, the time SCL or SDA take to reach a high level depends on external signal capacitance and pull-up
resistor values.
I2C_SCL/I2C_SDA rise time
(VIL = 0.5 V to VIH = 2.4 V)
——
s
Data hold time
7
t
CYC
—ns
I53
3 Specified at a nominal 50-pF load.
I2C_SCL/I2C_SDA fall time
(VIH = 2.4 V to VIL = 0.5 V)
—3
ns
Clock high time
10
t
CYC
—ns
Data setup time
2
t
CYC
—ns
Start condition setup time (for repeated start
condition only)
20
t
CYC
—ns
Stop condition setup time
10
t
CYC
—ns
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参数描述 |
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