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参数资料
| 型号： | MCF53013CQT240 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROPROCESSOR, PQFP208 |
| 封装： | 28 X 28 MM, ROHS COMPLIANT, LQFP-208 |
| 文件页数： | 28/62页 |
| 文件大小： | 2365K |
| 代理商： | MCF53013CQT240 |
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MCF5301x Data Sheet, Rev. 5
Preliminary—Subject to Change Without Notice
Preliminary Electrical Characteristics
Freescale Semiconductor
34
5.10
USB On-The-Go
The MCF53017 device is compliant with industry standard USB 2.0 specification.
5.11
SSI Timing Specifications
This section provides the AC timings for the SSI in master (clocks driven) and slave modes (clocks input). All timings are given
for non-inverted serial clock polarity (SSI_TCR[TSCKP] = 0, SSI_RCR[RSCKP] = 0) and a non-inverted frame sync
(SSI_TCR[TFSI] = 0, SSI_RCR[RFSI] = 0). If the polarity of the clock and/or the frame sync have been inverted, all the timings
remain valid by inverting the clock signal (SSI_BCLK) and/or the frame sync (SSI_FS) shown in the figures below.
Table 17. SSI Timing - Master Modes1
1 All timings specified with a capactive load of 25pF.
Num
Description
Symbol
Min
Max
Units
Notes
S1
SSI_MCLK cycle time
tMCLK
8
× t
SYS
—ns
2
2 SSI_MCLK can be generated from SSI_CLKIN or a divided version of the internal system clock (SYSCLK).
S2
SSI_MCLK pulse width high / low
45%
55%
tMCLK
S3
SSI_BCLK cycle time
tBCLK
8
× t
SYS
—ns
3
3 SSI_BCLK can be derived from SSI_CLKIN or a divided version of SYSCLK. If the SYSCLK is used, the minimum
divider is 6. If the SSI_CLKIN input is used, the programmable dividers must be set to ensure that SSI_BCLK does
not exceed 4 x fSYS.
S4
SSI_BCLK pulse width
45%
55%
tBCLK
S5
SSI_BCLK to SSI_FS output valid
—
15
ns
S6
SSI_BCLK to SSI_FS output invalid
0
—
ns
S7
SSI_BCLK to SSI_TXD valid
—
15
ns
S8
SSI_BCLK to SSI_TXD invalid / high impedence
–2
—
ns
S9
SSI_RXD / SSI_FS input setup before SSI_BCLK
10
—
ns
S10
SSI_RXD / SSI_FS input hold after SSI_BCLK
0
—
ns
Table 18. SSI Timing — Slave Modes1
1 All timings specified with a capactive load of 25pF.
Num
Description
Symbol
Min
Max
Units
Notes
S11
SSI_BCLK cycle time
tBCLK
8
× t
SYS
—ns
S12
SSI_BCLK pulse width high / low
45%
55%
tBCLK
S13
SSI_FS input setup before SSI_BCLK
10
—
ns
S14
SSI_FS input hold after SSI_BCLK
2
—
ns
S15
SSI_BCLK to SSI_TXD / SSI_FS output valid
—
15
ns
S16
SSI_BCLK to SSI_TXD / SSI_FS output invalid / high
impedence
0—
ns
S17
SSI_RXD setup before SSI_BCLK
10
—
ns
S18
SSI_RXD hold after SSI_BCLK
2
—
ns
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