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参数资料
| 型号： | MCHC11F1VFNE3 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 154/158页 |
| 文件大小： | 0K |
| 描述： | MCU 8BIT 1KRAM 512EE 68-PLCC |
| 标准包装： | 18 |
| 系列： | HC11 |
| 核心处理器： | HC11 |
| 芯体尺寸： | 8-位 |
| 速度： | 3MHz |
| 连通性： | SCI，SPI |
| 外围设备： | POR，WDT |
| 输入/输出数： | 30 |
| 程序存储器类型： | ROMless |
| EEPROM 大小： | 512 x 8 |
| RAM 容量： | 1K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.75 V ~ 5.25 V |
| 数据转换器： | A/D 8x8b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 68-LCC（J 形引线） |
| 包装： | 管件 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页当前第154页第155页第156页第157页第158页
SERIAL COMMUNICATIONS INTERFACE
TECHNICAL DATA
7-9
RCKB — SCI Baud Rate Clock Check (Test)
SCR[2:0] — SCI Baud Rate Selects
Selects receiver and transmitter bit rate based on output from baud rate prescaler
stage. Refer to the SCI baud rate generator block diagram.
The prescaler bits, SCP[2:0], determine the highest baud rate, and the SCR[2:0] bits
select an additional binary submultiple (
≥1, ≥2, ≥4, through ≥128) of this highest baud
rate. The result of these two dividers in series is the 16X receiver baud rate clock. The
SCR[2:0] bits are not affected by reset and can be changed at any time, although they
should not be changed when any SCI transfer is in progress.
Figure 7-3 and Figure 7-4 illustrate the SCI baud rate timing chain. The prescaler se-
lect bits determine the highest baud rate. The rate select bits determine additional di-
vide by two stages to arrive at the receiver timing (RT) clock rate. The baud rate clock
is the result of dividing the RT clock by 16.
Table 7-2 Baud Rate Selection
Divide
Prescaler
Highest Baud Rate
(Prescaler Output from Previous Table)
SCR[2:0]
By
4800
19200
76800
312500
0 0 0
1
4800
19200
76800
312500
0 0 1
2
2400
9600
38400
156250
0 1 0
4
1200
4800
19200
78125
0 1 1
8
600
2400
9600
39063
1 0 0
16
300
1200
4800
19531
1 0 1
32
150
600
2400
9766
1 1 0
64
75
300
1200
4883
1 1 1
128
—
150
600
2441
F
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sc
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S
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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PDF描述 |
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参数描述 |
|---|---|
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