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参数资料
| 型号： | MCIMX251AJM4 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 89/140页 |
| 文件大小： | 0K |
| 描述： | IC MPU IMX25 AUTO 400MAPBGA |
| 标准包装： | 90 |
| 系列： | i.MX25 |
| 核心处理器： | ARM9 |
| 芯体尺寸： | 32-位 |
| 速度： | 400MHz |
| 连通性： | 1 线，CAN，EBI/EMI，以太网，I²C，MMC，智能卡，SPI，SSI，UART/USART，USB OTG |
| 外围设备： | DMA，I²S，POR，PWM，WDT |
| 输入/输出数： | 128 |
| 程序存储器类型： | 外部程序存储器 |
| RAM 容量： | 144K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.15 V ~ 1.52 V |
| 数据转换器： | A/D 3x12b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 400-LFBGA |
| 包装： | 托盘 |
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i.MX25 Applications Processor for Automotive Products, Rev. 10
52
Freescale Semiconductor
3.7.4.1
Gated Clock Mode Timing
Figure 20 and Figure 21 shows the gated clock mode timings for CSI, and Table 41 describes the timing
parameters (P1–P7) shown in the figures. A frame starts with a rising/falling edge on VSYNC, then
HSYNC is asserted and holds for the entire line. The pixel clock is valid as long as HSYNC is asserted.
Figure 20. CSI Gated Clock Mode—Sensor Data at Falling Edge, Latch Data at Rising Edge
Figure 21. CSI Gated Clock Mode—Sensor Data at Rising Edge, Latch Data at Falling Edge
PIXCLK
VSYNC
DATA[15:0]
P5
P1
P3
P4
HSYNC
P2
P6
P7
PIXCLK
VSYNC
DATA[15:0]
P6
P1
P3
P4
HSYNC
P2
P5
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PDF描述 |
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参数描述 |
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