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参数资料
| 型号： | MCIMX253CJM4 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA400 |
| 封装： | 17 X 17 MM, 0.80 MM PITCH, ROHS COMPLIANT, PLASTIC, MAPBGA-400 |
| 文件页数： | 153/154页 |
| 文件大小： | 1498K |
| 代理商： | MCIMX253CJM4 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页当前第153页第154页
i.MX25 Applications Processor for Consumer and Industrial Products, Rev. 8
98
Freescale Semiconductor
3.7.14.1
SIM Reset Sequences
SIM cards may have internal reset, or active low reset. The following subset describes the reset sequences
in these two cases.
3.7.14.1.1
SIM Cards with Internal Reset
Figure 69 shows the reset sequence for SIM cards with internal reset. The reset sequence comprises the
following steps:
After power-up, the clock signal is enabled on SIMx_CLKy (time T0)
After 200 clock cycles, SIMx_DATAy_RX_TX must be asserted.
The card must send a response on SIMx_DATAy_RX_TX acknowledging the reset between
400–40000 clock cycles after T0.
Figure 69. Internal Reset Card Reset Sequence
Table 75 defines the general timing requirements for the SIM interface.
3.7.14.1.2
SIM Cards with Active Low Reset
Figure 70 shows the reset sequence for SIM cards with active low reset. The reset sequence comprises the
following steps:
After power-up, the clock signal is enabled on SIMx_CLKy (time T0)
After 200 clock cycles, SIMx_DATAy_RX_TX must be asserted.
SIMx_RSTy must remain low for at least 40,000 clock cycles after T0 (no response is to be received
on RX during those 40,000 clock cycles)
SIMx_RSTy is asserted (at time T1)
SIMx_RSTy must remain asserted for at least 40,000 clock cycles after T1, and a response must be
received on SIMx_DATAy_RX_TX between 400 and 40,000 clock cycles after T1.
Table 75. Timing Specifications, Internal Reset Card Reset Sequence
Ref No.
Min.
Max.
Units
1
—
200
clk cycles
2
400
40,000
clk cycles
SIMn_SVENm
SIMx_CLKy
SIMx_DATAy_RX_TX
2
T0
RESPONSE
1
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PDF描述 |
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