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参数资料
| 型号： | MCIMX356AJM5B |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 97/147页 |
| 文件大小： | 0K |
| 描述： | IC MPU IMX35 ARM11 400MAPBGA |
| 标准包装： | 90 |
| 系列： | i.MX35 |
| 核心处理器： | ARM11 |
| 芯体尺寸： | 32-位 |
| 速度： | 532MHz |
| 连通性： | 1 线，CAN，EBI/EMI，以太网，I²C，MMC，SPI，SSI，UART/USART，USB OTG |
| 外围设备： | DMA，I²S，LCD，POR，PWM，WDT |
| 输入/输出数： | 96 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 128K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.33 V ~ 1.47 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 400-LFBGA |
| 包装： | 托盘 |
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i.MX35 Applications Processors for Automotive Products, Rev. 10
Freescale Semiconductor
53
Figure 32. DDR2 SDRAM Write Cycle Timing Diagram
NOTE
These values are for DQ/DM slew rate of 1 V/ns and DQS slew rate of
1 V/ns. For different values use the derating table.
Table 41. DDR2 SDRAM Write Cycle Parameters
ID
PARAMETER
Symbol
DDR2-400
Unit
Min
Max
DDR17 DQ and DQM setup time to DQS (single-ended strobe)
tDS1(base)
0.5
—
ns
DDR18 DQ and DQM hold time to DQS (single-ended strobe)
tDH1(base)
0.5
—
ns
DDR19 Write cycle DQS falling edge to SDCLK output setup time.
tDSS
0.2
—
tCK
DDR20 Write cycle DQS falling edge to SDCLK output hold time.
tDSH
0.2
—
tCK
DDR21 DQS latching rising transitions to associated clock edges
tDQSS
–0.25
0.25
tCK
DDR22 DQS high level width
tDQSH
0.35
—
tCK
DDR23 DQS low level width
tDQSL
0.35
—
tCK
SDCLK
SDCLK_B
DQS (output)
DQ (output)
DQM (output)
Data
Data
DM
DDR17
DDR18
DDR19
DDR20
DDR21
DDR23
DDR22
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PDF描述 |
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参数描述 |
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