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参数资料
| 型号： | MD80C32-20/883:D |
| 厂商： | ATMEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, CDIP40 |
| 封装： | CERAMIC, DIP-40 |
| 文件页数： | 8/395页 |
| 文件大小： | 9022K |
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105
ATmega64A [DATASHEET]
8160D–AVR–02/2013
Bit 1 – OCIE0: Timer/Counter0 Output Compare Match Interrupt Enable
When the OCIE0 bit is written to one, and the I-bit in the Status Register is set (one), the Timer/Counter0 Compare
Match interrupt is enabled. The corresponding interrupt is executed if a Compare Match in Timer/Counter0 occurs,
that is, when the OCF0 bit is set in the Timer/Counter Interrupt Flag Register – TIFR.
Bit 0 – TOIE0: Timer/Counter0 Overflow Interrupt Enable
When the TOIE0 bit is written to one, and the I-bit in the Status Register is set (one), the Timer/Counter0 Overflow
interrupt is enabled. The corresponding interrupt is executed if an overflow in Timer/Counter0 occurs, that is, when
the TOV0 bit is set in the Timer/Counter Interrupt Flag Register – TIFR.
15.11.6
TIFR – Timer/Counter Interrupt Flag Register
Bit 1 – OCF0: Output Compare Flag 0
The OCF0 bit is set (one) when a Compare Match occurs between the Timer/Counter0 and the data in OCR0 –
Output Compare Register0. OCF0 is cleared by hardware when executing the corresponding interrupt handling
vector. Alternatively, OCF0 is cleared by writing a logic one to the flag. When the I-bit in SREG, OCIE0
(Timer/Counter0 Compare Match Interrupt Enable), and OCF0 are set (one), the Timer/Counter0 Compare Match
Interrupt is executed.
Bit 0 – TOV0: Timer/Counter0 Overflow Flag
The bit TOV0 is set (one) when an overflow occurs in Timer/Counter0. TOV0 is cleared by hardware when execut-
ing the corresponding interrupt handling vector. Alternatively, TOV0 is cleared by writing a logic one to the flag.
When the SREG I-bit, TOIE0 (Timer/Counter0 Overflow Interrupt Enable), and TOV0 are set (one), the
Timer/Counter0 Overflow interrupt is executed. In PWM mode, this bit is set when Timer/Counter0 changes count-
ing direction at 0x00.
15.11.7
SFIOR – Special Function IO Register
Bit 7 – TSM: Timer/Counter Synchronization Mode
Writing TSM bit to one activates the Timer/Counter Synchronization mode. In this mode, the value that is written to
PSR0 and PSR321 bits is kept, hence keeping the corresponding prescaler reset signals asserted. This ensures
that the corresponding Timer/Counters are halted and can be configured to the same value without the risk of one
of them advancing during configuration. When the TSM bit written zero, the PSR0 and PSR321 bits are cleared by
hardware, and the Timer/Counters start counting simultaneously.
Bit 1 – PSR0: Prescaler Reset Timer/Counter0
When this bit is one, the Timer/Counter0 prescaler will be reset. The bit is normally cleared immediately by hard-
ware. If this bit is written when Timer/Counter0 is operating in Asynchronous mode, the bit will remain one until the
prescaler has been reset. The bit will not be cleared by hardware if the TSM bit is set.
Bit
765
43210
OCF2
TOV2
ICF1
OCF1A
OCF1B
TOV1
OCF0
TOV0
TIFR
Read/Write
R/W
Initial Value
000
00000
Bit
7
6
5
4
3
2
1
0
TSM
–
ACME
PUD
PSR0
PSR321
SFIOR
Read/Write
R/W
R
R/W
Initial Value
0
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PDF描述 |
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