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参数资料
| 型号： | MK1575-01GILF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/14页 |
| 文件大小： | 0K |
| 描述： | IC CLK RECOVERY PLL 16-TSSOP |
| 标准包装： | 96 |
| 类型： | 时钟和数据恢复（CDR），多路复用器 |
| PLL： | 是 |
| 主要目的： | 视频 |
| 输入： | 时钟 |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:2 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 80MHz |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 16-TSSOP |
| 包装： | 管件 |
| 其它名称： | 800-2630-5 MK1575-01GILF-ND |
MK1575-01
CLOCK RECOVERY PLL
CLOCK SYNTHESIZER
IDT CLOCK RECOVERY PLL
3
MK1575-01
REV P 051310
Detailed Mode Selection Table
Refer to this table when not using the standard external clock feedback configuration shown on page 1.
Block Diagram, Showing Device Configuration Options
Address
FS2:0
Internal Divider Settings
FBIN, REFIN
Clock Edge
CLK1 Output
Frequency
Range
VS Divider
CLK2 Divider
FCLK Divider
000
64
2
386
Rising
1.5 - 5 MHz
001
16
8
2048
Rising
6 - 20 MHz
010
8
2
4296
Rising
12 - 40 MHz
011
4
2
5592
Rising
24 - 80 MHz
100
4
2
3456
Falling
24 - 80 MHz
101
4
2
3432
Falling
24 - 80 MHz
110
8
2
2270
Falling
12 - 40 MHz
111
8
2
1820
Falling
12 - 40 MHz
REFIN
FBIN
CLK1
Clock Input
MUX
0
1
Charge
Pump
VCO
CHGP
VS
Divider
Phase
Detector
CHPR
MUX
0
1
C
B
R
S
C
S
FCLK
Divider
CLK2
Divider
LUT
CLK2
FCLK
FS2:0
3
FB Divider
Optional External
Feedback Divider
Feedback Clock Options
(only connect one output)
OE
300 pF
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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