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参数资料
| 型号： | MK1575-01GLFTR |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封装： | 4.40 MM, 0.65 MM PITCH, LEAD FREE, MO-153, TSSOP-16 |
| 文件页数： | 6/12页 |
| 文件大小： | 217K |
| 代理商： | MK1575-01GLFTR |
CLOCK RECOVERY PLL
MDS 1575-01 L
3
Revision 070605
In te gr ated Circuit Systems ● 525 Ra ce Street, San Jose, CA 9512 6 ● tel (4 08) 297-1 201 ● www.icst.com
MK1575-01
Detailed Mode Selection Table
Refer to this table when not using the standard external clock feedback configuration shown on page 1.
Block Diagram, Showing Device Configuration Options
Address
FS2:0
Internal Divider Settings
FBIN, REFIN
Clock Edge
CLK1 Output
Frequency
Range
VS Divider
CLK2 Divider
FCLK Divider
000
64
2
386
Rising
1.5 - 5 MHz
001
16
8
2048
Rising
6 - 20 MHz
010
8
2
4296
Rising
12 - 40 MHz
011
4
2
5592
Rising
24 - 80 MHz
100
4
2
3456
Falling
24 - 80 MHz
101
4
2
3432
Falling
24 - 80 MHz
110
8
2
2270
Falling
12 - 40 MHz
111
8
2
1820
Falling
12 - 40 MHz
REFIN
FBIN
CLK1
Clock Input
MUX
0
1
Charge
Pump
VCO
CHGP
VS
Divider
Phase
Detector
CHPR
MUX
0
1
C
B
R
S
C
S
FCLK
Divider
CLK2
Divider
LUT
CLK2
FCLK
FS2:0
3
FB Divider
Optional External
Feedback Divider
Feedback Clock Options
(only connect one output)
OE
300 pF
相关PDF资料 |
PDF描述 |
|---|---|
| MK1575-01GI | PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
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相关代理商/技术参数 |
参数描述 |
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