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参数资料
| 型号： | MK2069-02GILF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 160 MHz, OTHER CLOCK GENERATOR, PDSO56 |
| 封装： | 6.10 MM, 0.50 MM PITCH, TSSOP-56 |
| 文件页数： | 12/20页 |
| 文件大小： | 347K |
| 代理商： | MK2069-02GILF |
VCXO-Based Clock Jitter Attenuator and Translator
MDS 2069-02 G
2
Revision 050203
Integrated Circuit Systems, Inc. l 525 Race Street, San Jose, CA 95126 l tel (408) 295-9800 l
MK2069-02
Pin Assignment
Input Selection Tables
VCXO Phase Detector Divider Selection Table
VCXO PLL Feedback Divider Selection
VCXO PLL Scaling Divider Selection Table
Translator PLL Feedback Divider Selection
Translator PLL Scaling Divider Selection Table
21
FV 0
22
FV 1
23
FV 2
24
FV 3
1
PV 5
2
PV 6
3
PV 7
4
PV 8
5
FT 0
6
FT 1
7
FT 2
8
PV 9
9
PV 1 0
10
PV 1 1
11
ST
12
VD D T
13
GN D T
14
X1
15
VDD V
16
X2
17
GN D V
18
LF R
19
LF
20
IS E T
25
FV 4
26
FV 5
27
FV 6
28
FV 7
36
35
34
33
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
32
31
30
29
CL R
IC L K
PV 1
PV 0
SV 2
SV 1
SV 0
PV 4
PV 3
PV 2
OE L
OE T
OE V
OE R
VD D
LD
TC LK
V DDP
VC LK
GN D P
RC L K
LD R
GN D
LD C
FV1 1
FV1 0
FV9
FV8
M
K
206
9-
02
PV11:0
PV Divider Ratio
Notes
0...00
2
PV Divide = Address + 2
0...01
3
::
1...11
4097
FV11:0
FV Divider Ratio
Notes
0...00
2
For FV addresses 0-4094,
FV Divide = Address + 2
0...01
3
::
1...10
4096
1...11
1
SV2
SV1
SV0
SV Divider Ratio
00
0
4
00
1
6
01
0
8
01
1
10
0
12
10
1
2
11
0
16
11
1
FT2
FT1
FT0
FT Divider Ratio
00
0
2
00
1
3
01
0
4
01
1
5
10
0
6
10
1
7
11
0
8
11
1
ST
ST Divider Ratio
02
116
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PDF描述 |
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