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参数资料
| 型号： | ML60851CGA |
| 厂商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
| 封装： | 9 X 10 MM, 0.80 MM PITCH, PLASTIC, QFP-44 |
| 文件页数： | 50/67页 |
| 文件大小： | 389K |
| 代理商： | ML60851CGA |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页当前第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页
ML60851C
Semiconductor
54/67
PEDL60851C-02
DMA Transfer Timing (3)
ML60851C to Memory (Demand Transfer, Single Address Mode)
Parameter
Symbol
Condition
Note
DREQ Disable Time
t1
DACK Hold Time
t2
Read Data Delay Time
t3
t4
1
Unit
ns
Max.
Min.
0—
25
—
Data Hold Time
Recovery Time
t5
2
ns
—
63
Load 20 pF
8-bit DMA
16-bit DMA
20
25
—
0
105
3
Notes: 1. When in Single Address mode, t3 is defined depending on DACK or RD which becomes
active last.
A7:A0 and CS are ignored.
2. 3-clock time of oscillation clock (clock period: 21 ns).
3. 5-clock time of oscillation clock (clock period: 21 ns).
t3
t1
t2
Last Packet Read
DREQ
DACK
RD
DOUT
t5
t4
相关PDF资料 |
PDF描述 |
|---|---|
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| ML60852A | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
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| ML63193-XXXWA | 4-BIT, MROM, 2 MHz, MICROCONTROLLER, UUC128 |
| ML64168-XXX | 4-BIT, MROM, 0.7 MHz, MICROCONTROLLER, UUC80 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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