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参数资料
| 型号： | ML60851CGA |
| 厂商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP44 |
| 封装： | 9 X 10 MM, 0.80 MM PITCH, PLASTIC, QFP-44 |
| 文件页数： | 54/67页 |
| 文件大小： | 389K |
| 代理商： | ML60851CGA |
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ML60851C
Semiconductor
58/67
PEDL60851C-02
DMA Transfer Timing (7)
Memory to ML60851C (Demand Transfer, Single Address Mode)
Parameter
Symbol
Condition
Note
DREQ Disable Time
t1
t2
DACK Hold Time
Write Data Setup Time
t4
Unit
ns
Max.
Min.
—20
—
42
Write Data Hold Time
t5
ns
FIFO Access Time
t3
ns
Recovery Time
t6
ns
Load 20 pF
8-bit DMA
16-bit DMA
0
30
2
63
105
—
1
2
3
FIFO WRITE
Notes: 1. When in Single Address mode, A7:A0 and CS are ignored.
t2 is defined depending on DACK or WR which becomes active last.
2. 3-clock time of oscillation clock (clock period: 21 ns).
3. 5-clock time of oscillation clock (clock period: 21 ns).
t1
t3
Last Packet Write
t4
t2
DREQ
DACK
WR
DIN
t5
t6
(Note)
(Note) The last Write to reach the byte size (maximum packet size) specified by the EP1 Payload
Register.
To terminate DMA transfer before reaching the maximum packet size, set EP1 Packet Ready
by writing "1" to the EP1 Endpoint Packet Ready bit.
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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