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参数资料
| 型号： | MPC5200VR400BR2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, ROHS COMPLIANT, PLASTIC, BGA-272 |
| 文件页数： | 42/72页 |
| 文件大小： | 978K |
| 代理商： | MPC5200VR400BR2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页当前第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页
MPC5200B Data Sheet, Rev. 4
Freescale Semiconductor
47
1.3.16
PSC
1.3.16.1
Codec Mode (8-,16-, 24-, and 32-bit)/I2S Mode
NOTE
Output timing is specified at a nominal 50 pF load.
Figure 37. Timing Diagram — 8-, 16-, 24-, and 32-bit CODEC / I2S Master Mode
Table 42. Timing Specifications—8-, 16-, 24-, and 32-bit CODEC / I2S Master Mode
Sym
Description
Min
Typ
Max
Units
SpecID
1
Bit Clock cycle time, programmed in CCS register
40.0
—
ns
A15.1
2
Clock duty cycle
—
50
—
%(1)
1 Bit Clock cycle time.
A15.2
3
Bit Clock fall time
—
7.9
ns
A15.3
4
Bit Clock rise time
—
7.9
ns
A15.4
5
FrameSync valid after clock edge
—
8.4
ns
A15.5
6
FrameSync invalid after clock edge
—
8.4
ns
A15.6
7
Output Data valid after clock edge
—
9.3
ns
A15.7
8
Input Data setup time
6.0
—
ns
A15.8
BitClk
5
3
4
3
4
(CLKPOL=0)
BitClk
(CLKPOL=1)
FrameSync
(SyncPol = 1)
TxD
Output
6
7
8
Output
FrameSync
(SyncPol = 0)
Output
RxD
Input
1
22
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