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参数资料
| 型号： | MPC5200VR400BR2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, ROHS COMPLIANT, PLASTIC, BGA-272 |
| 文件页数： | 43/72页 |
| 文件大小： | 978K |
| 代理商： | MPC5200VR400BR2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页当前第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页
MPC5200B Data Sheet, Rev. 4
48
Freescale Semiconductor
NOTE
Output timing is specified at a nominal 50 pF load.
Figure 38. Timing Diagram — 8-, 16-, 24-, and 32-bit CODEC / I2S Slave Mode
Table 43. Timing Specifications — 8-, 16-, 24-, and 32-bit CODEC / I2S Slave Mode
Sym
Description
Min
Typ
Max
Units
SpecID
1
Bit Clock cycle time
40.0
—
ns
A15.9
2
Clock duty cycle
—
50
—
%(1)
1
Bit Clock cycle time.
A15.10
3
FrameSync setup time
1.0
—
ns
A15.11
4
Output Data valid after clock edge
—
14.0
ns
A15.12
5
Input Data setup time
1.0
—
ns
A15.13
6
Input Data hold time
1.0
—
ns
A15.14
BitClk
3
(CLKPOL=0)
BitClk
(CLKPOL=1)
FrameSync
(SyncPol = 1)
TxD
Output
Input
4
5
Input
FrameSync
(SyncPol = 0)
Input
RxD
Input
1
22
6
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