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参数资料
型号： MPC562MZP66R2
厂商： Freescale Semiconductor
文件页数： 491/1420页
文件大小： 0K
描述： IC MPU 32BIT 66MHZ 388-PBGA
标准包装： 500
系列： MPC5xx
核心处理器： PowerPC
芯体尺寸： 32-位
速度： 66MHz
连通性： CAN，EBI/EMI，SCI，SPI，UART/USART
外围设备： POR，PWM，WDT
输入/输出数： 64
程序存储器类型： ROMless
RAM 容量： 32K x 8
电压 - 电源 (Vcc/Vdd)： 2.5 V ~ 2.7 V
数据转换器： A/D 32x10b
振荡器型： 外部
工作温度： -40°C ~ 125°C
封装/外壳： 388-BBGA
包装： 带卷 (TR)
配用： MPC564EVB-ND - KIT EVAL FOR MPC561/562/563/564
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Central Processing Unit
MPC561/MPC563 Reference Manual, Rev. 1.2
Freescale Semiconductor
3-17
A specified CR field can be the explicit result of an integer compare instruction.
Instructions are provided to test individual CR bits.
3.7.4.1
Condition Register CR0 Field Definition
In most integer instructions, when the CR is set to reflect the result of the operation (that is, when Rc = 1),
and for addic., andi., and andis., the first three bits of CR0 are set by an algebraic comparison of the result
to zero; the fourth bit of CR0 is copied from XER[SO]. For integer instructions, CR0[0:3] are set to reflect
the result as a signed quantity. The EQ bit reflects the result as an unsigned quantity or bit string.
The CR0 bits are interpreted as shown in Table 3-7. If any portion of the result (the 32-bit value placed
into the destination register) is undefined, the value placed in the first three bits of CR0 is undefined.
3.7.4.2
Condition Register CR1 Field Definition
In all floating-point instructions when the CR is set to reflect the result of the operation (that is, when Rc
= 1), the CR1 field (bits 4 to 7 of the CR) is copied from FPSCR[0:3] to indicate the floating-point
exception status. For more information about the FPSCR, see Section 3.7.3, “Floating-Point Status and
Control Register (FPSCR).” The bit settings for the CR1 field are shown in Table 3-8.
3.7.4.3
Condition Register CRn Field — Compare Instruction
When a specified CR field is set by a compare instruction, the bits of the specified field are interpreted as
shown in Table 3-9. A condition register field can also be accessed by the mfcr, mcrf, and mtcrf
instructions.
Table 3-7. Bit Settings for CR0 Field of CR
CR0 Bit
Description
0
Negative (LT). This bit is set when the result is negative.
1
Positive (GT). This bit is set when the result is positive (and not zero).
2
Zero (EQ). This bit is set when the result is zero.
3
Summary overflow (SO). This is a copy of the final state of XER[SO] at the completion of the instruction.
Table 3-8. Bit Settings for CR1 Field of CR
CR1 Bit
Description
0
Floating-point exception (FX). This is a copy of the final state of FPSCR[FX] at the completion of the
instruction.
1
Floating-point enabled exception (FEX).This is a copy of the final state of FPSCR[FEX] at the completion of
the instruction.
2
Floating-point invalid exception (VX).This is a copy of the final state of FPSCR[VX] at the completion of the
instruction.
3
Floating-point overflow exception (OX).This is a copy of the final state of FPSCR[OX] at the completion of
the instruction.
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