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参数资料
型号： MPC562MZP66R2
厂商： Freescale Semiconductor
文件页数： 591/1420页
文件大小： 0K
描述： IC MPU 32BIT 66MHZ 388-PBGA
标准包装： 500
系列： MPC5xx
核心处理器： PowerPC
芯体尺寸： 32-位
速度： 66MHz
连通性： CAN，EBI/EMI，SCI，SPI，UART/USART
外围设备： POR，PWM，WDT
输入/输出数： 64
程序存储器类型： ROMless
RAM 容量： 32K x 8
电压 - 电源 (Vcc/Vdd)： 2.5 V ~ 2.7 V
数据转换器： A/D 32x10b
振荡器型： 外部
工作温度： -40°C ~ 125°C
封装/外壳： 388-BBGA
包装： 带卷 (TR)
配用： MPC564EVB-ND - KIT EVAL FOR MPC561/562/563/564
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System Configuration and Protection
MPC561/MPC563 Reference Manual, Rev. 1.2
Freescale Semiconductor
6-11
Each interrupt request from external lines and from USIU internal interrupt sources in the case of its
assertion will set a corresponding bit in SIPEND register. The individual SIPEND bits may be masked by
clearing an appropriate bit in SIMASK register.
6.1.4.4
Enhanced Interrupt Controller Operation
The enhanced interrupt controller operation may be turned on by setting the EICEN control bit in the
SIUMCR register. In this mode the 32 IMB interrupt levels will be latched by USIU using eight IMB
interrupt lines and two lines of ilbs via the time multiplexing scheme defined by the UIMB module. In
addition to the IMB interrupt sources the external interrupts and timer interrupts are available in the same
way as in the regular scheme. In this mode, the UIMB module does not drive U-bus interrupt level lines.
Each interrupt request will set a corresponding bit in SIPEND2 or SIPEND3 registers. SIPEND2 an
SIPEND3 may be masked by clearing an appropriate bit in SIMASK2 or SIMASK3 registers.
The priority logic is provided in order to determine the highest unmasked interrupt request, and interrupt
code is generated in the SIVEC register. See Table 6-4.
NOTE
If the enhanced interrupt controller is enabled, a delay is required prior to
re-enabling interrupts. Before clearing an interrupt related register, clear the
MSR[EE] bit (EE = 0). Expect a vector offset of 0x0 if an interrupt is cleared
or disabled while MSR[EE] = 1. This vector should be handled as if no
interrupt has occured, that is, perform an rfi instruction. After clearing an
interrupt source, sufficient time must elapse before re-enabling the
MSR[EE] bit (EE = 1). This time should take longer than the time needed
for a load of the same register that was just cleared. To guarantee enough
time, include this load instruction before the instruction that sets MSR[EE].
8
—
EXT_IRQ4
0x0040
00100000
9
—
Level 4
0x0048
00100100
10
—
EXT_IRQ5
0x0050
00101000
11
—
Level 5
0x0058
00101100
12
—
EXT_IRQ6
0x0060
00110000
13
—
Level 6
0x0068
00110100
14
—
EXT_IRQ7
0x0070
00111000
15
Lowest
Level 7
0x0078
00111100
1 This is the value in the 8 most significant bits of the SIVEC register (SIVEC[25:31]).
Table 6-3. Priority of Interrupt Sources—Regular Operation
Number
Priority
Level
Interrupt Source
Description
Offset in Branch
Table (Hex)
SIVEC Interrupt Code1
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