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参数资料
| 型号： | MPC8313VRAGDA |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA516 |
| 封装： | 27 X 27 MM, 2.25 MM HEIGHT, 1 MM PITCH, LEAD FREE, TEPBGAII-516 |
| 文件页数： | 81/100页 |
| 文件大小： | 1247K |
| 代理商： | MPC8313VRAGDA |
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MPC8313E PowerQUICC II Pro Processor Hardware Specifications, Rev. 3
Freescale Semiconductor
81
Clocking
20.2
Core PLL Configuration
RCWL[COREPLL] selects the ratio between the internal coherent system bus clock (csb_clk) and the e300
core clock (core_clk). Table 68 shows the encodings for RCWL[COREPLL]. COREPLL values that are
not listed in Table 68 should be considered as reserved.
NOTE
Core VCO frequency = core frequency
× VCO divider. The VCO divider,
which is determined by RCWLR[COREPLL], must be set properly so that
the core VCO frequency is in the range of 400–800 MHz.
Table 68. e300 Core PLL Configuration
RCWL[COREPLL]
core_clk : csb_clk Ratio1
1 For core_clk:csb_clk ratios of 2.5:1 and 3:1, the core_clk must not exceed its maximum operating frequency of
333 MHz.
VCO Divider (VCOD)2
2 Core VCO frequency = core frequency × VCO divider. Note that VCO divider has to be set properly so that the core
VCO frequency is in the range of 400–800 MHz.
0–1
2–5
6
nn
0000
0
PLL bypassed
(PLL off,
csb_clk clocks core directly)
PLL bypassed
(PLL off,
csb_clk clocks core directly)
11
nnnn
nn/a
n/a
00
0001
01:1
2
01
0001
01:1
4
10
0001
01:1
8
00
0001
11.5:1
2
01
0001
11.5:1
4
10
0001
11.5:1
8
00
0010
02:1
2
01
0010
02:1
4
10
0010
02:1
8
00
0010
12.5:1
2
01
0010
12.5:1
4
10
0010
12.5:1
8
00
0011
03:1
2
01
0011
03:1
4
10
0011
03:1
8
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| MPC8313VRGDDB | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:PowerQUICC? II Pro Processor Hardware Specifications |
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