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参数资料
| 型号： | MPC8377EVRANG |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 86/127页 |
| 文件大小： | 0K |
| 描述： | MPU POWERQUICC II PRO 689-PBGA |
| 标准包装： | 27 |
| 系列： | MPC83xx |
| 处理器类型： | 32-位 MPC83xx PowerQUICC II Pro |
| 速度： | 800MHz |
| 电压： | 1.05V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 689-BBGA 裸露焊盘 |
| 供应商设备封装： | 689-TEPBGA II（31x31） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页当前第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页
MPC8377E PowerQUICC II Pro Processor Hardware Specifications, Rev. 8
Freescale Semiconductor
61
15.2
AC Requirements for PCI Express SerDes Clocks
This table lists the PCI Express SerDes clock AC requirements.
15.3
Clocking Dependencies
The ports on the two ends of a link must transmit data at a rate that is within 600 parts per million (ppm)
of each other at all times. This is specified to allow bit rate clock sources with a ±300 ppm tolerance.
15.4
Physical Layer Specifications
Following is a summary of the specifications for the physical layer of PCI Express on this device. For
further details as well as the specifications of the transport and data link layer, use the PCI Express Base
Specification, Rev. 1.0a.
NOTE
The voltage levels of the transmitter and the receiver depend on the SerDes
control registers which should be programmed at the recommended values
for PCI Express protocol (that is, L1_nVDD = 1.0 V).
Table 51. SD_REF_CLK and SD_REF_CLK AC Requirements
Parameter
Symbol
Min
Typical
Max
Unit
Note
REFCLK cycle time
tREF
—10
—
ns
—
REFCLK cycle-to-cycle jitter. Difference in the period of any
two adjacent REFCLK cycles.
tREFCJ
—
100
ps
—
REFCLK phase jitter peak-to-peak. Deviation in edge
location with respect to mean edge location.
tREFPJ
–50
—
+50
ps
—
SD_REF_CLK/_B cycle to cycle clock jitter (period jitter)
tCKCJ
—
100
ps
—
SD_REF_CLK/_B phase jitter peak-to-peak. Deviation in
edge location with respect to mean edge location.
tCKPJ
–50
—
+50
ps
Notes:
1. All options provide serial interface bit rate of 1.5 and 3.0 Gbps.
2. In a frequency band from 150 kHz to 15 MHz, at BER of 10-12.
3. Total peak-to-peak Deterministic Jitter “JD” should be less than or equal to 50 ps.
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PDF描述 |
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参数描述 |
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