- 您现在的位置：买卖IC网 > PDF目录3962 > MPC8545EVUATG (Freescale Semiconductor)IC MPU PWRQUICC III 783-FCCBGA PDF资料下载
参数资料
| 型号： | MPC8545EVUATG |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 105/151页 |
| 文件大小： | 0K |
| 描述： | IC MPU PWRQUICC III 783-FCCBGA |
| 标准包装： | 1 |
| 系列： | MPC85xx |
| 处理器类型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 1.2GHz |
| 电压： | 1.1V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 783-BBGA，FCBGA |
| 供应商设备封装： | 783-FCPBGA（29x29） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页当前第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页
MPC8548E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 9
Freescale Semiconductor
57
I2C
Figure 33. I2C AC Test Load
Noise margin at the LOW level for each connected device
(including hysteresis)
VNL
0.1
OV
DD
—V
—
Noise margin at the HIGH level for each connected
device (including hysteresis)
VNH
0.2
OV
DD
—V
—
Notes:
1. The symbols used for timing specifications follow the pattern of t(first two letters of functional block)(signal)(state)(reference)(state) for
inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tI2DVKH symbolizes I
2C timing (I2)
with respect to the time data input signals (D) reach the valid state (V) relative to the tI2C clock reference (K) going to the high
(H) state or setup time. Also, tI2SXKL symbolizes I
2C timing (I2) for the time that the data with respect to the start condition
(S) went invalid (X) relative to the tI2C clock reference (K) going to the low (L) state or hold time. Also, tI2PVKH symbolizes I
2C
timing (I2) for the time that the data with respect to the stop condition (P) reaching the valid state (V) relative to the tI2C clock
reference (K) going to the high (H) state or setup time. For rise and fall times, the latter convention is used with the appropriate
letter: R (rise) or F (fall).
2. As a transmitter, the device provides a delay time of at least 300 ns for the SDA signal (see the VIH(min) of the SCL signal)
to bridge the undefined region of the falling edge of SCL to avoid unintended generation of Start or Stop condition. When the
device acts as the I2C bus master while transmitting, the device drives both SCL and SDA. As long as the load on SCL and
SDA are balanced, the device would not cause unintended generation of Start or Stop condition. Therefore, the 300 ns SDA
output delay time is not a concern. If, under some rare condition, the 300 ns SDA output delay time is required for the device
as a transmitter, the following setting is recommended for the FDR bit field of the I2CFDR register to ensure both the desired
I2C SCL clock frequency and SDA output delay time are achieved, assuming that the desired I2C SCL clock frequency is 400
kHz and the Digital Filter Sampling Rate Register (I2CDFSRR) is programmed with its default setting of 0x10 (decimal 16):
I2C source clock frequency
333 MHz
266 MHz
200 MHz
133 MHz
FDR bit setting
0x2A
0x05
0x26
0x00
Actual FDR divider selected
896
704
512
384
Actual I2C SCL frequency generated
371 kHz
378 kHz
390 kHz
346 kHz
For the detail of I2C frequency calculation, see Determining the I2C Frequency Divider Ratio for SCL (AN2919). Note that the
I2C source clock frequency is half of the CCB clock frequency for the device.
3. The maximum tI2DXKL has only to be met if the device does not stretch the LOW period (tI2CL) of the SCL signal.
4. Guaranteed by design.
Table 46. I2C AC Electrical Specifications (continued)
Parameter
Symbol1
Min
Max
Unit
Notes
Output
Z0 = 50
OVDD/2
RL = 50
相关PDF资料 |
PDF描述 |
|---|---|
| IDT70V3319S166PRF8 | IC SRAM 4MBIT 166MHZ 128TQFP |
| IDT70T659S10BFI8 | IC SRAM 4MBIT 10NS 208FBGA |
| MPC8547EHXAUJ | IC MPU PWRQUICC III 783-FCCBGA |
| IDT70T659S10BCI8 | IC SRAM 4MBIT 10NS 256BGA |
| IDT70T631S10BFI8 | IC SRAM 4MBIT 10NS 208FBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MPC8545HXANG | 功能描述:微处理器 - MPU PQ38 8548 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8545HXAQG | 功能描述:微处理器 - MPU PQ38 8548 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8545HXATG | 功能描述:微处理器 - MPU PQ38 8548 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8545PXANGA | 功能描述:微处理器 - MPU PQ3 8545 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MPC8545PXANGB | 功能描述:微处理器 - MPU FG PQ38 8548 RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
发布紧急采购，3分钟左右您将得到回复。