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参数资料
| 型号： | MPC8548VUAVGB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1500 MHz, MICROPROCESSOR, CBGA783 |
| 封装： | 29 X 29 MM, 1 MM PITCH, FLIP CHIP, LEAD FREE, CERAMIC, BGA-783 |
| 文件页数： | 82/142页 |
| 文件大小： | 1504K |
| 代理商： | MPC8548VUAVGB |
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MPC8548E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 5
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Freescale Semiconductor
Local Bus
Figure 22 provides the AC test load for the local bus.
Figure 22. Local Bus AC Test Load
NOTE
PLL bypass mode is required when LBIU frequency is at or below 83 MHz.
When LBIU operates above 83 MHz, LBIU PLL is recommended to be
enabled.
Local bus clock to output high Impedance (except LAD/LDP and LALE)
tLBKHOZ1
—2.6
ns
5
Local bus clock to output high impedance for LAD/LDP
tLBKHOZ2
—2.6
ns
5
Notes:
1. The symbols used for timing specifications follow the pattern of t(first two letters of functional block)(signal)(state)(reference)(state) for
inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tLBIXKH1 symbolizes local bus
timing (LB) for the input (I) to go invalid (X) with respect to the time the tLBK clock reference (K) goes high (H), in this case for
clock one (1). Also, tLBKHOX symbolizes local bus timing (LB) for the tLBK clock reference (K) to go high (H), with respect to
the output (O) going invalid (X) or output hold time.
2. All timings are in reference to LSYNC_IN for PLL enabled and internal local bus clock for PLL bypass mode.
3. All signals are measured from BVDD/2 of the rising edge of LSYNC_IN for PLL enabled or internal local bus clock for PLL
bypass mode to 0.4
× BVDD of the signal in question for 3.3-V signaling levels.
4. Input timings are measured at the pin.
5. For purposes of active/float timing measurements, the Hi-Z or off state is defined to be when the total current delivered
through the component pin is less than or equal to the leakage current specification.
6. tLBOTOT is a measurement of the minimum time between the negation of LALE and any change in LAD. tLBOTOT is
programmed with the LBCR[AHD] parameter.
7. Maximum possible clock skew between a clock LCLK[m] and a relative clock LCLK[n]. Skew measured between
complementary signals at BVDD/2.
8. Guaranteed by design.
Table 41. Local Bus Timing Parameters (BVDD = 2.5 V)—PLL Enabled (continued)
Parameter
Symbol1
Min
Max
Unit
Notes
Output
Z0 = 50 Ω
BVDD/2
RL = 50 Ω
相关PDF资料 |
PDF描述 |
|---|---|
| MC9S08DN16CLC | 8-BIT, FLASH, 16 MHz, MICROCONTROLLER, PQFP32 |
| MK50X256CMB100R | 32-BIT, FLASH, 100 MHz, RISC MICROCONTROLLER, PBGA81 |
| M102E0200.0000DK | 200 MHz, OTHER CLOCK GENERATOR, MDIP24 |
| MK3723D | 14 MHz, OTHER CLOCK GENERATOR, PDSO8 |
| MK3717S | 27 MHz, OTHER CLOCK GENERATOR, PDSO8 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MPC8548VUAVH | 制造商:Freescale Semiconductor 功能描述:MPU RISC 32BIT CMOS 1.5GHZ 1.8V/2.5V/3.3V 783FCCBGA - Bulk |
| MPC8548VUAVK | 制造商:Freescale Semiconductor 功能描述:PQ38 8548 PB-FREE - Bulk |
| MPC8555CDS | 功能描述:开发板和工具包 - 其他处理器 CDS EVAL BOARD FOR 8555 RoHS:否 制造商:Freescale Semiconductor 产品:Development Systems 工具用于评估:P3041 核心:e500mc 接口类型:I2C, SPI, USB 工作电源电压: |
| MPC8555CDS | 制造商:Freescale Semiconductor 功能描述:CDS EVAL BOARD FOR 8555 |
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