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参数资料
| 型号： | MPC8560PX833FB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 883 MHz, RISC PROCESSOR, PBGA783 |
| 封装： | 29 X 29 MM, 3.75 MM HEIGHT, 1 MM PITCH, FLIP CHIP, PLASTIC, BGA-783 |
| 文件页数： | 51/108页 |
| 文件大小： | 1379K |
| 代理商： | MPC8560PX833FB |
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MPC8560 Integrated Processor Hardware Specifications, Rev. 4
Freescale Semiconductor
47
CPM
Figure 29. CPM I2C Bus Timing Diagram
respectively.
SDA/SCL rise time
tSRISE
-
1/(10 * fSCL)s
SDA/SCL fall time
tSFALL
-
1/(33 * fSCL)s
Stop condition setup time
tSCHDH
2/(divider * fSCL)
-
s
Notes:
1.FMAX = BRGCLK/(min_divider*prescaler). Where prescaler=25-I2MODE[PDIV]; and min_divider=12 if digital filter
disabled and 18 if enabled.
Example #1: if I2MODE[PDIV]=11 (prescaler=4) and I2MODE[FLT]=0 (digital filter disabled) then
FMAX=BRGCLK/48
Example #2: if I2MODE[PDIV]=00 (prescaler=32) and I2MODE[FLT]=1 (digital filter enabled) then
FMAX=BRGCLK/576
2.divider = fSCL/prescaler.
In master mode: divider = BRGCLK/(fSCL*prescaler) = 2*(I2BRG[DIV]+3)
In slave mode: divider = BRGCLK/(fSCL*prescaler)
Table 37. CPM I2C AC Timing (fSCL = 100 kHz)
Characteristic
Symbol
Min
Max
Unit
SCL clock frequency (slave)
fSCL
100
KHz
SCL clock frequency (master)
fSCL
-100
KHz
Bus free time between transmissions
tSDHDL
4.7
-
μs
Low period of SCL
tSCLCH
4.7
-
μs
High period of SCL
tSCHCL
4-
μs
Start condition setup time 2
tSCHDL
2-
μs
Start condition hold time 2
tSDLCL
3-
μs
Data hold time 2
tSCLDX
2-
μs
Table 36. CPM I2C AC Timing (continued)
Characteristic
Symbol
Min
Max
Unit
SCL
SDA
tSDHDL
tSCLCH
tSCHCL
tSCHDL
tSDLCL
tSCLDX
tSDVCH
tSRISE
tSFALL
tSCHDH
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