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参数资料
| 型号： | MPC9772AE |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/17页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLK GEN 1:12 3.3V 52-LQFP |
| 标准包装： | 160 |
| 类型： | PLL 时钟发生器 |
| PLL： | 带旁路 |
| 输入： | LVCMOS，晶体 |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 3:12 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 240MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 52-LQFP |
| 供应商设备封装： | 52-TQFP（10x10） |
| 包装： | 托盘 |
MPC9772 REVISION 7 JANUARY 8, 2013
2
2013 Integrated Device Technology, Inc.
MPC9772 Data Sheet
3.3V 1:12 LVCMOS PLL CLOCK GENERATOR
Figure 1. Logic Diagram
Figure 2. MPC9772 52-Lead Package Pinout (Top View)
PLL
4, 6, 8, 12
0
1
0
1
0
1
0
QFB
QSYNC
12
3
2
All input resistors have a value of 25k
1
0
XTAL_IN
XTAL_OUT
CCLK0
CCLK1
FSEL_A[0:1]
FSEL_B[0:1]
FSEL_C[0:1]
INV_CLK
QA0
QA1
QA2
QA3
QB0
QB1
QB2
QB3
QC0
QC1
Bank A
Bank B
Bank C
Clock Stop
VCO
Ref
FB
SYNC PULSE
4, 6, 8, 10
12, 16, 20
2, 4, 6, 8
4, 6, 8, 10
QC2
QC3
FSEL_FB[0:2]
STOP_DATA
STOP_CLK
MR/OE
CCLK_SEL
REF_SEL
FB_IN
VCO_SEL
PLL_EN
VCC
CLK
Stop
CLK
Stop
CLK
Stop
CLK
Stop
CLK
Stop
XTAL
VCC
2
1
Power-On Reset
FSEL_B1
FSEL_B0
FSEL_A1
FSEL_A0
QA3
VCC
QA2
GND
QA1
VCC
QA0
GND
VCO_SEL
FSEL_FB1
QSYNC
GND
QC0
VCC
QC1
FSEL_C0
FSEL_C1
QC2
VCC
QC3
GND
INV_CLK
GND
QB0
V
CC
QB1
GND
QB2
V
CC
QB3
FB
_I
N
GND
QF
B
V
CC
FSEL_F
B0
GND
MR/OE
STOP_CL
K
STOP_DAT
A
FSEL_FB
2
PLL_
EN
REF_SE
L
CCLK_SE
L
CCLK
0
CCLK
1
XT
AL_IN
XTAL_OU
T
VC
C_PLL
40
41
42
43
44
45
46
47
48
49
50
51
52
25
24
23
22
21
20
19
18
17
16
15
14
1 2 3 4 5 6 7 8 9 101112 13
39 38 37 36 35 34 33 32 31 30 29 28 27
26
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参数描述 |
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