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参数资料
| 型号： | MPC9893AE |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 3/14页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLK GEN 1:12 3.3V 48-LQFP |
| 标准包装： | 250 |
| 类型： | PLL 时钟发生器 |
| PLL： | 带旁路 |
| 输入： | LVCMOS |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:12 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 2.375 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-TQFP（7x7） |
| 包装： | 托盘 |
MPC9893 REVISION 8 JANUARY 16, 2013
11
2013 Integrated Device Technology, Inc.
MPC9893 Data Sheet
3.3V 1:12 LVCMOS PLL CLOCK GENERATOR
Figure 13. Propagation Delay (t(), static phase
offset) Test Reference
Figure 14. Output Duty Cycle (DC)
Figure 12. Output-to-Output Skew tSK(O)
The pin-to-pin skew is defined as the worst case difference in propagation delay
between any similar delay path within a single device
VCC
VCC 2
GND
VCC
VCC 2
GND
tSK(O)
VCC
VCC 2
GND
VCC
VCC 2
GND
t()
CLK0,
CLK1
FB
The time from the PLL controlled edge to the noncontrolled edge, divided by
the time between PLL controlled edges, expressed as a percentage
VCC
VCC 2
GND
tP
T0
DC = tP/T0 x 100%
Figure 16. Cycle-to-Cycle Jitter
Figure 15. I/O Jitter
Figure 18. Output Transition Time Test Reference
tF
tR
VCC=3.3 V
2.4
0.55
TJIT() = |T0–T1mean|
CCLK0, 1
FB
The deviation in t0 for a controlled edge with respect to a t0 mean in a random sample
of cycles
The variation in cycle time of a signal between adjacent cycles, over a random sample
of adjacent cycle pairs
TN
TJIT(CC) = |TN–TN+1|
TN+1
The deviation in cycle time of a signal with respect to the ideal period over a random
sample of cycles
TJIT(PER) = |TN–1/f0|
T0
Figure 17. Period Jitter
VCC=2.5 V
1.8
0.6
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