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参数资料
| 型号： | MSC7112VF1000 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 28/56页 |
| 文件大小： | 0K |
| 描述： | DSP 16BIT W/DDR CTRLR 400-MAPBGA |
| 标准包装： | 90 |
| 系列： | StarCore |
| 类型： | SC1400 内核 |
| 接口： | 主机接口，I²C，UART |
| 时钟速率： | 266MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 208kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-LFBGA |
| 供应商设备封装： | 400-MAPBGA（17x17） |
| 包装： | 托盘 |
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MSC7112 Low-Cost 16-bit DSP with DDR Controller Data Sheet, Rev. 11
Freescale Semiconductor
34
2.5.8
UART Timing
2.5.9
EE Timing
Table 24. UART Timing
No.
Characteristics
Expression
Mask Set
1L44X
Mask Set
1M88B
Unit
Min
Max
Min
Max
—
Internal bus clock (APBCLK)
FCORE/2
—
100
—
133
MHz
—
Internal bus clock period (1/APBCLK)
TAPBCLK
10.0
—
7.52
—
ns
400
URXD and UTXD inputs high/low duration
16
× TAPBCLK
160.0
—
120.3
—
ns
401
URXD and UTXD inputs rise/fall time
—
5
—
5
ns
402
UTXD output rise/fall time
—
5
—
5
ns
Figure 17. UART Input Timing
Figure 18. UART Output Timing
Table 25. EE0 Timing
Number
Characteristics
Type
Min
65
EE0 input to the core
Asynchronous
4 core clock periods
66
EE0 output from the core
Synchronous to core clock
1 core clock period
Notes:
1.
The core clock is the SC1400 core clock. The ratio between the core clock and CLKOUT is configured during power-on-reset.
2.
Configure the direction of the EE pin in the EE_CTRL register (see the SC1400 Core Reference Manual for details.
3.
Refer to Table 15 for details on EE pin functionality.
Figure 19. EE Pin Timing
UTXD, URXD
400
inputs
400
401
UTXD output
402
EE0 in
65
EE0 out
66
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PDF描述 |
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参数描述 |
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