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参数资料
| 型号： | MSM66587ATS-K |
| 厂商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, TQFP-100 |
| 文件页数： | 257/269页 |
| 文件大小： | 1378K |
| 代理商： | MSM66587ATS-K |
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MSM66587 Family User's Manual
Chapter 4 CPU Control Functions
If STOP mode is entered when the FLT bit of SBYCON is reset ("0"), then ports, control
signals, and other output pins will maintain their state at that time.
Pins in input mode should be fixed to a high or low level regardless of the FLT bit content.
OST0 (bit 4), OST1 (bit 5)
The OST0 and OST1 bits of SBYCON set the time after STOP mode is released by an interrupt
and the oscillation clock starts oscillating until the clock is supplied to the CPU.
Note: Do not set OST1, 0 to "1" simultaneously.
4.1.2
Operation in Standby Modes
(1) HALT Mode
When HLT (bit 1) of SBYCON is set ("1"), the device will enter HALT mode. In HALT mode the
oscillation clock operates, so TBC, timers, the serial ports, etc. will operate as well. However,
the clock supplied to the CPU will stop, so instructions will not be executed. Execution will
stop at the start of the instruction following the one that set ("1") HLT.
HALT mode will be released when either an interrupt or reset by RES input occurs.
When a non-maskable interrupt occurs in HALT mode, HALT mode will be released uncondi-
tionally and the CPU will execute the non-maskable interrupt process.
When a maskable interrupt occurs in HALT mode, HALT mode will be released when both its
Interrupt Request Flag (IRQ bit) and Interrupt Enable Flag (IE) are set ("1").
If the Master Interrupt Enable Flag (MIE of the PSW) has been set ("1"), then after HALT mode
is released the CPU will execute the maskable interrupt process for the interrupt. If it has been
reset ("0"), then the CPU will start execution at the instruction after the instruction that set HALT
mode (set the HLT bit of SBYCON).
If interrupt priority has been set (MIP = 1) and HALT mode is entered from within a high-priority
interrupt routine, then HALT mode can be released by interrupt requests of lower priority but
the lower priority interrupt process will not be executed even though MIE is 1. Instead the CPU
will start execution at the instruction after the instruction that set HALT mode.
When HALT mode is released by RES pin input, the CPU will perform reset processing.
OST1
OST0
Selected Clock Cycles
0
1
0
1
0
1
32768
16384
8192
Setting prohibited
相关PDF资料 |
PDF描述 |
|---|---|
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| MSM6992-AS | 32-BIT, 32 MHz, OTHER DSP, CPGA132 |
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相关代理商/技术参数 |
参数描述 |
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