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参数资料
| 型号： | MT9D131C12STC |
| 厂商： | Aptina LLC |
| 文件页数： | 14/18页 |
| 文件大小： | 0K |
| 描述： | SENSOR IMAGE 2MP CMOS 48-CLCC |
| 标准包装： | 96 |
| 象素大小： | 2.8µm x 2.8µm |
| 有源象素阵列： | 1600H x 1200V |
| 每秒帧数： | 15 |
| 电源电压： | 2.5 V ~ 3.1 V |
| 类型： | CMOS 成像 |
| 封装/外壳： | 48-CLCC |
| 供应商设备封装： | 48-CLCC |
| 包装： | 托盘 |
| 请注意： | * |
| 产品目录页面： | 739 (CN2011-ZH PDF) |
| 配用： | 557-1253-ND - KIT HEAD BOARD FOR MT9D131 557-1248-ND - KIT DEV FOR MT9D131 |
| 其它名称： | 557-1311 |
Preliminary
MT9D131: 1/3.2-Inch 2-Mp SOC Digital Image Sensor
Electrical Specifications
Electrical Specifications
Recommended die operating temperature range is from –20° to +55°C. The sensor image quality
may degrade above +55°C.
Table 4:
AC Electrical Characteristics
Symbol
f EXTCLK1
Definition
Input clock frequency
Conditions
PLL enabled
Min
6
Type
10
Max
64
Units
MHz
(MCLK max = 80 MHz)
t EXTCLK1
Input clock period
PLL enabled
15.625
100
166.7
ns
(MCLK max = 80 MHz)
f
EXTCLK2
Input clock frequency
PLL disabled
6
80
MHz
t EXTCLK2
t R
t F
f PIXCLK
t PD
t PFH
t PLH
t PFL
t PLL
C IN
C LOAD
Input clock period
Input clock rise time
Input clock fall time
Clock duty cycle
PIXCLK frequency
PIXCLK to data valid
PIXCLK to FV HIGH
PIXCLK to LV HIGH
PIXCLK to FV LOW
PIXCLK to LV LOW
Input pin capacitance
Load capacitance
PLL disabled
Default
Default
Default
Default
Default
Default
12.5
0.5
0.5
40
–3
–3
–3
–3
–3
50
3.5
15
166.7
1
1
60
3
3
3
3
3
20
ns
V/ns
V/ns
%
MHz
ns
ns
ns
ns
ns
pF
pF
Table 5:
AC Setup Conditions
Symbol
f EXTCLK1
V DD
V DD Q
V AA
VAAPIX
V DD PLL
Output load
Min
6
1.7
1.7
2.5
2.5
2.5
–
Typ
–
1.8
2.8
2.8
2.8
2.8
15
Max
64
1.95
3.1
3.1
3.1
3.1
–
Units
MHz
V
V
V
V
V
–
PDF: 09005aef824c90ce/Source: 09005aef824c90d6
MT9D131_LDS_2.fm - Rev. B 3/07 EN
14
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相关PDF资料 |
PDF描述 |
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参数描述 |
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