参数资料
| 型号： | NCP5381AMNR2G |
| 厂商： | ON Semiconductor |
| 文件页数： | 13/34页 |
| 文件大小： | 0K |
| 描述： | IC BUCK CTLR 2/3/4PHASE 40-QFN |
| 产品变化通告： | Specification Change MSL Updated 13/June/2008 Product Discontinuation 01/Oct/2008 |
| 标准包装： | 2,500 |
| 应用： | 控制器，Intel Pentium? IV |
| 输入电压： | 10.8 V ~ 13.2 V |
| 输出数： | 4 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-VFQFN 裸露焊盘 |
| 供应商设备封装： | 40-QFN（7x7） |
| 包装： | 带卷 (TR) |
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NCP5381A
ELECTRICAL CHARACTERISTICS
(0 ? C < T A < 70 ? C; 0 ? C < T J < 85 ? C; 10.8 V < V CC < 13.2 V; All DAC Codes; C VCC = 0.1 m F, F SW = 400 kHz, unless otherwise stated)
Parameter
Test Conditions
Min
Typ
Max
Units
Soft--Start
SS Pin Source Current
SS Pin Source Current
ENABLE = HI, V SS PIN < 1.1 V
ENABLE = HI, V SS PIN > 1.15 V,
VR11 SS mode only
--
125
5.0
--
--
--
m A
m A
Soft--Start Ramp Time
C SS = 0.01
PIN = 1.1 V
m F, DRVON = HI to V SS
1.5
2.2
3.0
ms
SS Pin Discharge Voltage
Soft--Start Discharge Time
VR11 V BOOT Threshold Voltage
VR11 Dwell Time at V BOOT (Note 1)
ENABLE = LO
From ENABLE = LO to V SS PIN <
max Discharge Voltage,
C SS = 0.01 m F
--
--
--
50
--
5.0
1.081
225
50
--
--
900
mV
m s
V
m s
Enable Input
Enable High Input Leakage Current
Upper Threshold
Lower Threshold
Total Hysteresis
Enable Delay Time
Disable Delay Time
EN = 3.0 V
V UPPER
V LOWER
V UPPER – V LOWER
Enable transitioning HI to start of SS
voltage rise
Enable transitioning Low to
DRVON = Low
--
0.80
0.67
70
0.5
--
--
0.85
0.75
100
1.5
--
10
0.90
0.83
130
3.0
200
m A
V
V
mV
ms
ns
Current Limit
Current Sense Inputs to I LIM Gain
(Note 1)
ILIM Pin Input Bias Current
ILIM Pin Working Voltage Range
(Note 1)
ILIM Input Offset Voltage (Note 1)
20 mV < (CSx--CSxN) < 60 mV
T A = 25 ? C
(all CS channels together)
V ILIM = 2.0 V
5.7
--
0.3
--50
6.0
0.1
--
--
6.3
1.0
2.0
50
V/V
m A
V
mV
Overvoltage Protection
Overvoltage Threshold (Note 1)
DAC+160
DAC+180
DAC+200
mV
Undervoltage Protection
UVLO Start Threshold
UVLO Stop Threshold
UVLO Hysteresis
8.2
7.2
--
9.0
8.0
1.0
9.5
8.5
--
V
V
V
VID Inputs
Upper Threshold
Lower Threshold
Input Bias Current
Delay before Latching VID Change
(VID De--Skewing)
V UPPER
V LOWER
V VIDX = 1.25 V
Measured from the 1st edge of a VID
change
--
400
--
400
--
--
100
--
800
--
500
1000
mV
mV
nA
ns
1. Guaranteed by design. Not tested in production.
http://onsemi.com
13
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PDF描述 |
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