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参数资料
| 型号： | NT5SV16M16AT-8BL |
| 厂商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 256Mb Synchronous DRAM |
| 中文描述： | 256Mb的同步DRAM |
| 文件页数： | 12/65页 |
| 文件大小： | 814K |
| 代理商： | NT5SV16M16AT-8BL |
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NT5SV64M4AT(L)
NT5SV32M8AT(L)
NT5SV16M16AT(L)
256Mb Synchronous DRAM
REV 1.0
May, 2001
12
NANYA TECHNOLOGY CORP
. All rights reserved.
NANYA TECHNOLOGY CORP. reserves the right to change Products and Specifications without notice.
Read Interrupted by a Write
To interrupt a burst read with a Write Command, DQM may be needed to place the DQs (output drivers) in a high impedance
state to avoid data contention on the DQ bus. If a Read Command will issue data on the first or second clocks cycles of the
write operation, DQM is needed to insure the DQs are tri-stated. After that point the Write Command will have control of the DQ
bus.
Minimum Read to Write Interval
COMMAND
NOP
NOP
READ A
WRITE A
NOP
NOP
NOP
DQM
DIN A
0
DIN A
1
DIN A
2
DIN A
3
: “H” or “L”
DIN A
0
DIN A
1
DIN A
2
DIN A
3
t
CK2
,
DQs
CAS latency = 2
t
CK3
,
DQs
CAS latency = 3
CK
T0
T2
T1
T3
T4
T5
T6
T7
T8
NOP
NOP
(Burst Length = 4, CAS latency = 2, 3)
DQM high for CAS latency = 2 only.
Required to mask first bit of READ data.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| NT5SV16M4DT-7K | 制造商:未知厂家 制造商全称:未知厂家 功能描述:64Mb Synchronous DRAM |
| NT5SV32M8AT | 制造商:未知厂家 制造商全称:未知厂家 功能描述:256Mb Synchronous DRAM |
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