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参数资料
| 型号： | ORSO42G5-2BM484I |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 67/153页 |
| 文件大小： | 0K |
| 描述： | IC FPSC TRANSCEIVER 4CH 484-BGA |
| 产品变化通告： | Product Discontinuation 01/Aug/2011 |
| 标准包装： | 60 |
| 系列： | * |
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Lattice Semiconductor
ORCA ORSO42G5 and ORSO82G5 Data Sheet
20
of differential 0.6 to 2.7 Gbit/s links. At the FPGA/Embedded Core interface, the data are transferred across 32-bit
buses. The SERDES blocks themselves are organized as two blocks. Each of the data paths is identied with a
block and channel identier (i.e., AC, AD, BC, BD or AA,...,BD).
Each channel has a 32-bit TX bus, 32-bit RX bus, a recovered clock, a transmit clock input and a transmit start sig-
nal.
Figure 5. Basic Data Flows - SERDES Only Mode
Figure 6 shows a block diagram of a single channel of the SERDES block. The transmitter section accepts either
scrambled or un-scrambled data at the parallel input port. It also accepts the low-speed reference clock at the REF-
CLK input and uses this clock to synthesize the internal high-speed serial bit clock. The serialized data are avail-
able at the differential CML output terminated in 86 Ω to drive either an optical transmitter, coaxial media or a circuit
board/backplane.
Figure 6. SERDES Functional Block Diagram for One Channel
Transmit (TX) Path
Receive (RX) Path
Cell
Processing
Pseudo-
SONET
Processing
Configurable
ORCA 4E04
FPGA Logic
MUX/DEMUX
and
SERDES
Configurable
as
four
or
eight
data
channels
organized
in
two
SERDES
blocks
User
I/O
TX PLL
SERIAL
Output Control
HDOUT P/N
XCK311
MUX
LDIN[7:0]
HAMP
PE
Data
Rate
TXHR
RX PLL
REFCLK P/N
RWCK
LDOUT[7:0]
PARALLEL
RBC
RXHR
LCKREFN
HDIN P/N
NELB
FELB
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PDF描述 |
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| ORSO42G5-3BMN484C | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 204 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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