参数资料
| 型号： | P89LPC972FN,129 |
| 厂商： | NXP Semiconductors |
| 文件页数： | 49/66页 |
| 文件大小： | 0K |
| 描述： | MCU 80C51 8KB FLASH 20DIP |
| 标准包装： | 18 |
| 系列： | LPC900 |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 18MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 18 |
| 程序存储器容量： | 8KB（8K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 20-DIP（0.300"，7.62mm） |
| 包装： | 管件 |
| 其它名称： | 568-8749-5 P89LPC972FN,129-ND |
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P89LPC97X
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Product data sheet
Rev. 3 — 8 June 2010
53 of 66
NXP Semiconductors
P89LPC970/971/972
8-bit microcontroller with accelerated two-clock 80C51 core
Table 13.
Dynamic characteristics (18 MHz)
VDD = 3.6 V to 5.5 V unless otherwise specified.
Symbol
Parameter
Conditions
Variable clock
fosc =18MHz
Unit
Min
Max
Min
Max
fosc(RC)
internal RC oscillator
frequency
nominal f = 7.3728 MHz
trimmed to
±1% at
Tamb =25 °C; clock
doubler option = OFF
(default)
7.189
7.557
7.189
7.557
MHz
nominal f = 14.7456 MHz;
clock doubler option = ON
14.378
15.114
14.378 15.114 MHz
fosc(WD)
internal watchdog
oscillator frequency
360
440
360
440
kHz
fosc
oscillator frequency
0
18
-
MHz
Tcy(clk)
clock cycle time
see Figure 17
55
-
ns
fCLKLP
low-power select clock
frequency
08
-
MHz
Glitch filter
tgr
glitch rejection time
P1.5/RST pin
-
50
-
50
ns
any pin except P1.5/RST
-
15
-
15
ns
tsa
signal acceptance time
P1.5/RST pin
125
-
125
-
ns
any pin except P1.5/RST
50
-
50
-
ns
External clock
tCHCX
clock HIGH time
see Figure 17
22
Tcy(clk) tCLCX
22
-
ns
tCLCX
clock LOW time
see Figure 17
22
Tcy(clk) tCHCX
22
-
ns
tCLCH
clock rise time
see Figure 17
-5
-
5
ns
tCHCL
clock fall time
see Figure 17
-5
-
5
ns
Shift register (UART mode 0)
TXLXL
serial port clock cycle
time
see Figure 18
16Tcy(clk)
-
888
-
ns
tQVXH
output data set-up to
clock rising edge time
see Figure 18
13Tcy(clk)
-
722
-
ns
tXHQX
output data hold after
clock rising edge time
see Figure 18
-Tcy(clk) + 20
-
75
ns
tXHDX
input data hold after
clock rising edge time
see Figure 18
-0
-
0
ns
tXHDV
input data valid to clock
rising edge time
see Figure 18
150
-
150
-
ns
SPI interface
fSPI
SPI operating frequency
slave
0
CCLK6
03.0
MHz
master
-
CCLK4
-4.5
MHz
TSPICYC
SPI cycle time
slave
6CCLK
-
333
-
ns
master
4CCLK
-
222
-
ns
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