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参数资料
| 型号： | PEF22554E |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 通信及网络 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件页数： | 9/30页 |
| 文件大小： | 914K |
| 代理商： | PEF22554E |
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QuadFALC
PEF 22554
Overview
Delta Sheet
9/30
2002-09-16
A6
P6
P9
A8
A7
P7
P8
A13
A2
P2
P13
A12
A3
P3
P12
B4
N6
L10
138
43
66
116
137
44
65
109
144
37
72
111
142
39
70
133
48
69
RL1.2
RL1.3
RL1.4
RL2.1
RL2.2
RL2.3
RL2.4
XL1.1
XL1.2
XL1.3
XL1.4
XL2.1
XL2.2
XL2.3
XL2.4
MCLK
SYNC
SEC/FSC
I (analog)
I (analog)
I (analog)
I (analog)
I (analog)
I (analog)
I (analog)
O (analog) Transmit Line 1, Channel 1
O (analog) Transmit Line 1, Channel 2
O (analog) Transmit Line 1, Channel 3
O (analog) Transmit Line 1, Channel 4
O (analog) Transmit Line 2, Channel 1
O (analog) Transmit Line 2, Channel 2
O (analog) Transmit Line 2, Channel 3
O (analog) Transmit Line 2, Channel 4
I
Master Clock
I + PU
Clock Synchronization of DCO-R
I/O + PU
One-Second Timer Input
One-Second Timer Output
8 kHz Frame Synchronization Output
O + PU
Receive Clock, Channel 1
O + PU
Receive Clock, Channel 2
O + PU
Receive Clock, Channel 3
O + PU
Receive Clock, Channel 4
O
Receive Data Out, Channel 1
O
Receive Data Out, Channel 2
O
Receive Data Out, Channel 3
O
Receive Data Out, Channel 4
I/O + PU
System Clock Receive, Ch. 1
Line Receiver 1, Channel 2
Line Receiver 1, Channel 3
Line Receiver 1, Channel 4
Line Receiver 2, Channel 1
Line Receiver 2, Channel 2
Line Receiver 2, Channel 3
Line Receiver 2, Channel 4
D10
D7
L5
N9
E1
F1
K1
K4
E2
119
130
47
61
9
12
27
30
8
RCLK1
RCLK2
RCLK3
RCLK4
RDO1
RDO2
RDO3
RDO4
SCLKR1
Table 2
Ball No.
BGA
BGA Pin Assignment
(cont’d)
Pin No.
TQFP
Symbol
Input(I)
Output(O)
Supply(S)
Function
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PDF描述 |
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参数描述 |
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| PEF22554EV3.1-G | 功能描述:网络控制器与处理器 IC T/E RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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