参数资料
| 型号： | PIC16C765-I/PT |
| 厂商： | Microchip Technology |
| 文件页数： | 35/165页 |
| 文件大小： | 0K |
| 描述： | IC MCU OTP 8KX14 USB 44TQFP |
| 产品培训模块： | Asynchronous Stimulus 8-bit PIC® Microcontroller Portfolio |
| 标准包装： | 160 |
| 系列： | PIC® 16C |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 24MHz |
| 连通性： | SCI，UART/USART，USB |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 33 |
| 程序存储器容量： | 14KB（8K x 14） |
| 程序存储器类型： | OTP |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.35 V ~ 5.25 V |
| 数据转换器： | A/D 8x8b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 44-TQFP |
| 包装： | 托盘 |
| 产品目录页面： | 636 (CN2011-ZH PDF) |
| 配用： | XLT44PT3-ND - SOCKET TRAN ICE 44MQFP/TQFP AC164305-ND - MODULE SKT FOR PM3 44TQFP ISPICR1-ND - ADAPTER IN-CIRCUIT PROGRAMMING 444-1001-ND - DEMO BOARD FOR PICMICRO MCU AC164020-ND - MODULE SKT PROMATEII 44TQFP |
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2000 Microchip Technology Inc.
Preliminary
DS41124C-page 13
PIC16C745/765
3.1
Clocking Scheme/Instruction Cycle
The clock input feeds either an on-chip PLL, or directly
drives (FINT). The clock output from either the PLL or
direct drive (FINT) is internally divided by four to gener-
ate four non-overlapping quadrature clocks namely,
Q1, Q2, Q3 and Q4. Internally, the program counter
(PC) is incremented every Q1, the instruction is fetched
from the program memory and latched into the instruc-
tion register in Q4. The instruction is decoded and exe-
cuted during the following Q1 through Q4. The clocks
and instruction execution flow is shown in Figure 3-2.
3.2
Instruction Flow/Pipelining
An “Instruction Cycle” consists of four Q cycles (Q1,
Q2, Q3 and Q4). The instruction fetch and execute are
pipelined such that fetch takes one instruction cycle,
while decode and execute takes another instruction
cycle. However, due to the pipelining, each instruction
effectively executes in one cycle. If an instruction
causes the program counter to change (e.g., GOTO),
then two cycles are required to complete the instruction
A fetch cycle begins with the program counter (PC)
incrementing in Q1.
In the execution cycle, the fetched instruction is latched
into the “Instruction Register" (IR) in cycle Q1. This
instruction is then decoded and executed during the
Q2, Q3 and Q4 cycles. Data memory is read during Q2
(operand read) and written during Q4 (destination
write).
FIGURE 3-2:
CLOCK/INSTRUCTION CYCLE
EXAMPLE 3-1:
INSTRUCTION PIPELINE FLOW
Q1
Q2
Q3
Q4
Q1
Q2
Q3
Q4
Q1
Q2
Q3
Q4
FINT
Q1
Q2
Q3
Q4
PC
OSC2/CLKOUT
(EC mode)
PC
PC+1
PC+2
Fetch INST (PC)
Execute INST (PC-1)
Fetch INST (PC+1)
Execute INST (PC)
Fetch INST (PC+2)
Execute INST (PC+1)
Internal
phase
clock
Note:
All instructions are single cycle, except for any program branches. These take two cycles, since the fetch
instruction is “flushed” from the pipeline, while the new instruction is being fetched and then executed.
TCY0TCY1TCY2TCY3TCY4TCY5
1. MOVLW 55h
Fetch 1
Execute 1
2. MOVWF PORTB
Fetch 2
Execute 2
3. CALL
SUB_1
Fetch 3
Execute 3
4. BSF
PORTA, BIT3 (Forced NOP)
Fetch 4
Flush
5. Instruction @ address SUB_1
Fetch SUB_1 Execute SUB_1
745cov.book Page 13 Wednesday, August 2, 2000 8:24 AM
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PDF描述 |
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