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参数资料
| 型号： | PK40N512VLQ100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 58/78页 |
| 文件大小： | 0K |
| 描述： | IC ARM CORTEX MCU 512K 144-LQFP |
| 产品培训模块： | Kinetis® Cortex-M4 Microcontroller Family |
| 标准包装： | 1 |
| 系列： | Kinetis |
| 核心处理器： | ARM? Cortex?-M4 |
| 芯体尺寸： | 32-位 |
| 速度： | 100MHz |
| 连通性： | CAN，EBI/EMI，I²C，IrDA，SDHC，SPI，UART/USART，USB，USB OTG |
| 外围设备： | DMA，I²S，LCD，LVD，POR，PWM，WDT |
| 输入/输出数： | 98 |
| 程序存储器容量： | 512KB（512K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 128K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.71 V ~ 3.6 V |
| 数据转换器： | A/D 33x16b，D/A 2x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 144-LQFP |
| 包装： | 托盘 |
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Table 44. I 2C timing (continued)
Characteristic
Symbol
Standard Mode
Fast Mode
Unit
Minimum
Maximum
Minimum
Maximum
Fall time of SDA and SCL signals
tf
—
300
20 +0.1Cb5
300
ns
Set-up time for STOP condition
tSU; STO
4
—
0.6
—
s
Bus free time between STOP and
START condition
tBUF
4.7
—
1.3
—
s
Pulse width of spikes that must be
suppressed by the input filter
tSP
N/A
0
50
ns
1. The master mode I2C deasserts ACK of an address byte simultaneously with the falling edge of SCL. If no slaves
acknowledge this address byte, then a negative hold time can result, depending on the edge rates of the SDA and SCL
lines.
2. The maximum tHD; DAT must be met only if the device does not stretch the LOW period (tLOW) of the SCL signal.
3. Input signal Slew = 10ns and Output Load = 50pf
4. Set-up time in slave-transmitter mode is 1 IPBus clock period, if the TX FIFO is empty.
5. A Fast mode I2C bus device can be used in a Standard mode I2C bus system, but the requirement tSU; DAT ≥ 250 ns must
then be met. This is automatically the case if the device does not stretch the LOW period of the SCL signal. If such a
device does stretch the LOW period of the SCL signal, then it must output the next data bit to the SDA line trmax + tSU; DAT
= 1000 + 250 = 1250 ns (according to the Standard mode I2C bus specification) before the SCL line is released.
6. Cb = total capacitance of the one bus line in pF.
SDA
SCL
tHD; STA
tHD; DAT
tLOW
tSU; DAT
tHIGH
tSU; STA
SR
P
S
tHD; STA
tSP
tSU; STO
tBUF
tf
tr
tf
tr
Figure 24. Timing definition for fast and standard mode devices on the I2C bus
6.8.8 UART switching specifications
Peripheral operating requirements and behaviors
K40 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
Freescale Semiconductor, Inc.
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