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参数资料
| 型号： | PM6344 |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP128 |
| 封装： | 20 X 14 MM, PLASTIC, QFP-128 |
| 文件页数： | 111/256页 |
| 文件大小： | 1030K |
| 代理商： | PM6344 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页当前第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页
STANDARD PRODUCT
PMC-Sierra, Inc.
PM6344 EQUAD
PMC-951013
ISSUE 5
QUADRUPLE E1 FRAMER
98
Registers 017H, 097H, 117H and 197H: Channel Select (24 to 31)
Bit
Type
Function
Default
Bit 7
R/W
CH[31]
0
Bit 6
R/W
CH[30]
0
Bit 5
R/W
CH[29]
0
Bit 4
R/W
CH[28]
0
Bit 3
R/W
CH[27]
0
Bit 2
R/W
CH[26]
0
Bit 1
R/W
CH[25]
0
Bit 0
R/W
CH[24]
0
These registers determine which timeslots (TS) are presented on RDLSIG[x] or
inserted from TDLSIG[x] when the RFRACE1 or TFRACE1 register bit is set to
logic 1 respectively.
If the RFRACE1 register bit is a logic 1, each channel, overhead, or datalink
timeslot for which the associated CH[x] bit is set (e.g. CH[16] corresponds to
TS16) will be presented on the RDLSIG[x] output. The RDLCLK[x] output will
generate a pulse for each extracted bit.
If the TFRACE1 register bit is a logic 1, the serial stream input on TDLSIG[x] will
replace the channel timeslot from BTPCM[x] for which the associated CH[x] bit is
set. The TDLCLK[x] output will generate a pulse to clock in each defined bit.
Note that if CH[0] is set to logic 1, the TDLSIG[x] input will overwrite any framing
and overhead data that would otherwise be inserted into TS0 by the TRAN block.
If CH[16] is set to logic 1, the TDLSIG[x] input will be inserted into TS16
regardless of the settings of the SIGEN and DLEN bits of the TRAN
Configuration register.
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PDF描述 |
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参数描述 |
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| PM6344-RI | 制造商:PMC 制造商全称:PMC 功能描述:QUADRUPLE E1 FRAMER |
| PM6388 | 制造商:PMC 制造商全称:PMC 功能描述:OCTAL E1 FRAMER |
| PM6388RI | 制造商:PMC-Sierra 功能描述: |
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