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参数资料
| 型号： | PSD8133V12JT |
| 厂商： | 意法半导体 |
| 英文描述： | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| 中文描述： | Flash在系统可编程ISP的外设的8位微控制器 |
| 文件页数： | 84/110页 |
| 文件大小： | 1685K |
| 代理商： | PSD8133V12JT |
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PSD813F1
84/110
Table 50. CPLD Macrocell Synchronous Clock Mode Timing (3V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0.
2. CLKIN (PD1) t
CLCL
= t
CH
+ t
CL
.
Figure 44. Asynchronous Reset / Preset
Figure 45. Asynchronous Clock Mode Timing (Product Term Clock)
Symbol
Parameter
Conditions
-15
-20
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
f
MAX
Maximum Frequency
External Feedback
1/(t
S
+t
CO
)
17.8
14.7
MHz
Maximum Frequency
Internal Feedback (f
CNT
)
1/(t
S
+t
CO
–
10)
19.6
17.2
MHz
Maximum Frequency
Pipelined Data
1/(t
CH
+t
CL
)
33.3
31.2
MHz
t
S
Input Setup Time
27
35
+ 4
+ 20
ns
t
H
Input Hold Time
0
0
ns
t
CH
Clock High Time
Clock Input
15
16
ns
t
CL
Clock Low Time
Clock Input
15
16
ns
t
CO
Clock to Output Delay
Clock Input
35
39
–
6
ns
t
ARD
CPLD Array Delay
Any macrocell
29
33
+ 4
ns
t
MIN
Minimum Clock Period
2
t
CH
+t
CL
29
32
ns
tARP
REGISTER
OUTPUT
tARPW
RESET/PRESET
INPUT
AI02864
tCHA
tCLA
tCOA
tHA
tSA
CLOCK
INPUT
REGISTERED
OUTPUT
AI02859
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