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参数资料
| 型号： | PUMA77S4000AI-025 |
| 英文描述： | 128 MC CPLD,5 V ISP CPLD,100 PIN PQFP(EPLD) |
| 中文描述： | X32号的SRAM模块 |
| 文件页数： | 4/10页 |
| 文件大小： | 339K |
| 代理商： | PUMA77S4000AI-025 |
PUMA2/67/77S4000/A-020/025/35
Issue 4.3 : December 1999
3
Low V
cc Data Retention Characteristics - L Version Only (TA=-55°C to +125
oC)
Parameter
Symbol Test Condition
min
typ
max
Unit
V
CC for Data Retention
V
DR
CS1~4
≥ V
CC-0.2V
2-
-
V
Data Retention Current
I
CCDR
V
CC = 3.0V, CS1~4 ≥ VCC-0.2V,
V
IN ≥ VCC-0.2V or ≤ 0.2V
--
20
mA
Chip Deselect to Data Retention
t
CDR
See Retention Waveform
---
ns
Operation Recovery Time
t
R
See Retention Waveform
---
ns
Operating Modes
The table below shows the logic inputs required to control the operating modes of each of the SRAMs on the
modules.
Note: CS above is accessed through CS1~4 (and WE by WE1~4 on the PUMA 2S4000, 67S4000A, 77S4000A). For correct
operation, CS1~ 4 (and WE1~4) must operate simultaneously for 32 bit operation, in pairs for 16 bit operation, or
singly for 8 bit operation.
1 = V
IH,
0 = V
IL,
X = Don't Care
166
30pF
I/O Pin
1.76V
Mode
CS
OE
WE
V
CC Current
I/O Pin
Reference Cycle
Not Selected
1
X
I
SB1,ISB2
High Z
Power Down
Output Disable
0
1
I
CC
High Z
-
Read
0
1
I
CC
D
OUT
Read Cycle
Write
0
X
0
I
CC
D
IN
Write Cycle
AC Test Conditions
Output Load
*Input pulse levels: 0.0V to 3.0V
*Input rise and fall times: 3 ns
*Input and Output timing reference levels: 1.5V
*V
cc=5V±10%
*PUMA module is tested in 32 bit mode.
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