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参数资料
| 型号： | QL5822-33APT280C |
| 厂商： | QUICKLOGIC CORP |
| 元件分类： | 总线控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA280 |
| 封装： | 17 X 17 MM, 1.50 MM HEIGHT, 0.80 MM PITCH, PLASTIC, MO-205, LFBGA-280 |
| 文件页数： | 32/76页 |
| 文件大小： | 1128K |
| 代理商： | QL5822-33APT280C |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页当前第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页
2007 QuickLogic Corporation
QL58x2 Enhanced QuickPCI Family Data Sheet Rev. L
38
NOTE: When using a PLL, t
PGCK and tBGCK are effectively zero due to delay adjustment by Phase Locked
Loop feedback path.
Figure 35: Global Clock Structure Timing Elements
Figure 36: Dual-Port SRAM Cell
Table 22: QL58x2 Device Family Global Clock Delay
Clock Segment
Parameter
Value
Min
Max
tPGCK
Global clock pin delay to quad net
-
1.92 ns
tBGCK
Global clock tree delay (quad net to flip-flop)
-
0.28 ns
tPGCK
tBGCK
Internally generated clock, or
clock from general routing network
Global Clock
(CLK) Input
Quad-Net Clock Network
FF
Global Clock Buffer
WA
WD
WE
WC LK
RE
RC LK
RA
RD
RAM Module
[9:0]
[17:0]
[9:0]
[17:0]
AS Y NC R D
相关PDF资料 |
PDF描述 |
|---|---|
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| QLA764B-YGH.A2R0 | T-1 TRIPLE COLOR LED ARRAY, YELLOW/GREEN/BRIGHT RED, 3 mm |
| QLA764B-3H.A2R0 | T-1 SINGLE COLOR LED ARRAY, BRIGHT RED, 3 mm |
| QLA764B-3H.D4R1 | T-1 SINGLE COLOR LED ARRAY, BRIGHT RED, 3 mm |
相关代理商/技术参数 |
参数描述 |
|---|---|
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