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参数资料
| 型号： | R5F5630DCDFC#V0 |
| 厂商： | Renesas Electronics America |
| 文件页数： | 43/165页 |
| 文件大小： | 0K |
| 描述： | MCU RX630 1.5MB FLASH 176LQFP |
| 产品培训模块： | RX Compare Match Timer RX DMAC |
| 标准包装： | 1 |
| 系列： | RX600 |
| 核心处理器： | RX |
| 芯体尺寸： | 32-位 |
| 速度： | 100MHz |
| 连通性： | CAN，EBI/EMI，I²C，LIN，SCI，SPI，USB |
| 外围设备： | DMA，LVD，POR，PWM，WDT |
| 输入/输出数： | 148 |
| 程序存储器容量： | 1.5MB（1.5M x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 128K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 数据转换器： | A/D 8x10b，21x12b，D/A 2x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 176-LQFP |
| 包装： | 托盘 |
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R01DS0060EJ0100 Rev.1.00
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Sep 13, 2011
RX630 Group
5. Electrical Characteristics
Note 1. When operation at 3.0 V or a lower voltage is needed, please contact a Renesas sales office.
Note 2. tPcyc: PCLK cycle
Table 5.16
Timing of On-Chip Peripheral Modules (2)
VSS = AVSS0 = VREFL/VREFL0 = VSS_USB = 0 V,
PCLK = 8 to 50 MHz,
Ta = Topr
High drive output is selected by the drive capacity control register.
Item
Symbol
Min.
Max.
Test Conditions
RSPI
RSPCK clock cycle
Master
tSPcyc
2
4096
tPcyc
Slave
8
4096
RSPCK clock high pulse
width
Master
tSPCKWH (tSPcyc – tSPCKR
– tSPCKF) / 2 – 3
—ns
Slave
(tSPcyc – tSPCKR
– tSPCKF) / 2
—
RSPCK clock low pulse
width
Master
tSPCKWL
(tSPcyc – tSPCKR
– tSPCKF) / 2 – 3
—ns
Slave
(tSPcyc – tSPCKR
– tSPCKF) / 2
—
RSPCK clock rise/fall time
Output
tSPCKr,
tSPCKf
—5
ns
Input
—
1
μs
Data input setup time
Master
VCC
3.0 V t
SU
15
—
ns
Figure 5.33 to
VCC < 3.0 V
20
—
Slave
20 – 2 × tPcyc
—
Data input hold time
Master
tH
0—
ns
Slave
20 + 2 × tPcyc
—
SSL setup time
Master
tLEAD
18
tSPcyc
Slave
4
—
tPcyc
SSL hold time
Master
tLAG
18
tSPcyc
Slave
4
—
tPcyc
Data output delay time
Master
tOD
—18
ns
Slave
—
3 × tPcyc + 40
Data output hold time
Master
tOH
0—
ns
Slave
0
—
Successive transmission
delay time
Master
tTD
tSPcyc + 2 × tPcyc
8 × tSPcyc
+ 2 × tPcyc
ns
Slave
4 × tPcyc
—
MOSI and MISO rise/
fall time
Output
tDr, tDf
—5
ns
Input
—
1
μs
SSL rise/fall time
Output
tSSLr,
tSSLf
—5
ns
Input
—
1
μs
Slave access time
tSA
—4
tPcyc
Figure 5.35 and
Slave output release time
tREL
—3
tPcyc
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