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参数资料
| 型号： | R5F71474BD80FPV |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件页数： | 10/123页 |
| 文件大小： | 6757K |
| 代理商： | R5F71474BD80FPV |
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175
ATmega165A/PA/325A/PA/3250A/PA/645A/P/6450A/P [DATASHEET]
8285E–AVR–02/2013
Bit 2:1 – UCSZn[1:0]: Character Size
The UCSZn[1:0] bits combined with the UCSZn2 bit in UCSRnB sets the number of data bits (Character SiZe) in a
frame the Receiver and Transmitter use.
Bit 0 – UCPOLn: Clock Polarity
This bit is used for synchronous mode only. Write this bit to zero when asynchronous mode is used. The UCPOLn
bit sets the relationship between data output change and data input sample, and the synchronous clock (XCK).
20.11.5
UBRRnL and UBRRnH – USART Baud Rate Registers
Bit 15:12 – Reserved
These bits are reserved for future use. For compatibility with future devices, these bit must be written to zero when
UBRRnH is written.
Table 20-10. USBSn Bit settings.
USBSn
Stop bit(s)
01-bit
12-bit
Table 20-11. UCSZ Bits settings.
UCSZn2
UCSZn1
UCSZn0
Character size
0
5-bit
0
1
6-bit
0
1
0
7-bit
0
1
8-bit
100
Reserved
101
Reserved
110
Reserved
1
9-bit
Table 20-12. UCPOLn Bit settings.
UCPOLn
Transmitted Data Changed (Output of TxD Pin)
Received Data Sampled (Input on RxD Pin)
0
Rising XCK Edge
Falling XCK Edge
1
Falling XCK Edge
Rising XCK Edge
Bit
15
141312
1110
9
8
(0xC5)
–
UBRRn[11:8]
UBRRnH
(0xC4)
UBRRn[7:0]
UBRRnL
7654
321
0
Read/Write
RRR
R
R/W
Initial Value
0000
000
0
0000
000
0
相关PDF资料 |
PDF描述 |
|---|---|
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| R5S72632P200FP | 32-BIT, FLASH, 200 MHz, RISC MICROCONTROLLER, PQFP240 |
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相关代理商/技术参数 |
参数描述 |
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