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参数资料
| 型号： | RG82845MZ |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器杂项-数据表参考 |
| 文件页数： | 115/157页 |
| 文件大小： | 1407K |
| 代理商： | RG82845MZ |
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Intel
82845MP/82845MZ Chipset-Mobile (MCH-M)
60
Datasheet
250687-002
R
3.7.17.
DRT – DRAM Timing Register – Device #0
Offset:
78-7Bh
Default:
00000010h
Access:
Read/Write
Size:
32 bits
Bit
Description
31:19
Reserved
18:16
DRAM Idle Timer: This field determines the number of clocks the DRAM controller will remain in the
idle state before it begins precharging all pages.
000
Infinite
001 0
010 8 DRAM clocks
011 16 DRAM clocks
100 64 DRAM clocks
Others: reserved
15:11
Reserved
10:9
Activate to Precharge delay (tRAS). This bit controls the number of DRAM clocks for tRAS.
00 7 Clocks
01 6 Clocks
10 5 Clocks
11 Reserved
8:6
Reserved
5:4
CAS# Latency (tCL). This bit controls the number of DRAM Clocks between when a read command
is sampled by the SDRAMs and when the MCH-M samples read data from the SDRAMs.
00:
2.5
01:
2 Clocks
10:
Reserved
11:
Reserved
3
Reserved
2
DRAM RAS# to CAS# Delay (tRCD). This bit controls the number of clocks inserted between a row
activate command and a read or write command to that row.
Encoding
tRCD
0:
3 DRAM Clocks (Default)
1:
2 DRAM Clocks
1
Reserved
0
DRAM RAS# Precharge (tRP). This bit controls the number of clocks that are inserted between a
row precharge command and an activate command to the same row.
Encoding
tRP
0:
3 DRAM Clocks(Default)
1:
2 DRAM Clocks
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PDF描述 |
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