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参数资料
| 型号： | RG82845MZ |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器杂项-数据表参考 |
| 文件页数： | 96/157页 |
| 文件大小： | 1407K |
| 代理商： | RG82845MZ |
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Intel
82845MP/82845MZ Chipset-Mobile (MCH-M)
250687-002
Datasheet
43
R
3.6.1.
DRAMWIDTH—DRAM Width Register
Address Offset:
2Ch
Default Value:
00h
Access:
R/W
Size:
8 bits
This register determines the width of SDRAM devices populated in each row of memory.
Bit
Descriptions
7:4
Reserved.
3
Row 3 Width. Width of devices in Row 3
0 = 16-bit wide devices, or Unpopulated (default)
1 = 8-bit wide devices
2
Row 2 Width. Width of devices in Row 2
0 = 16-bit wide devices, or Unpopulated (default)
1 = 8-bit wide devices
1
Row 1 Width. Width of devices in Row 1
0 = 16-bit wide devices, or Unpopulated (default)
1 = 8-bit wide devices
0
Row 0 Width. Width of devices in Row 0
0 = 16-bit wide devices, or Unpopulated (default)
1 = 8-bit wide devices
Note: Since there are multiple clock signals assigned to each row of a DIMM, it is important to clarify exactly
which row width field affects which clock signal.
Row Parameters
DDR Clocks Affected
0
SCK[2:0]/SCK[2:0]#
1
SCK[2:0]/SCK[2:0]#
2
SCK[5:3]/SCK[5:3]#
3
SCK[5:3]/SCK[5:3]#
相关PDF资料 |
PDF描述 |
|---|---|
| RG82870P2 | Controller Miscellaneous - Datasheet Reference |
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| RE5RE36AA-TZ-FC | 3.6 V FIXED POSITIVE LDO REGULATOR, 0.7 V DROPOUT, PBCY3 |
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参数描述 |
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