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参数资料
| 型号： | S1D13A05B00B |
| 元件分类： | 显示控制器 |
| 英文描述： | 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121 |
| 封装： | PLASTIC, FBGA-121 |
| 文件页数： | 165/190页 |
| 文件大小： | 2285K |
| 代理商： | S1D13A05B00B |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页当前第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页
Page 76
Epson Research and Development
Vancouver Design Center
S1D13A05
Hardware Functional Specification
X40A-A-001-02
Issue Date: 02/07/02
6.4.8 Generic TFT Panel Timing
Figure 6-27: Generic TFT Panel Timing
VT
= Vertical Total
= [(REG[30h] bits 9-0) + 1] lines
VPS
= FPFRAME Pulse Start Position
= (REG[3Ch] bits 9-0) lines
VPW
= FPFRAME Pulse Width
= [(REG[3Ch] bits 18-16) + 1] lines
VDPS
= Vertical Display Period Start Position= (REG[38h] bits 9-0) lines
VDP
= Vertical Display Period
= [(REG[34h] bits 9-0) + 1] lines
HT
= Horizontal Total
= [((REG[20h] bits 6-0) + 1) x 8] pixels
HPS
= FPLINE Pulse Start Position
= [(REG[2Ch] bits 9-0) + 1] pixels
HPW
= FPLINE Pulse Width
= [(REG[2Ch] bits 22-16) + 1] pixels
HDPS
= Horizontal Display Period Start Position= [(REG[28h] bits 9-0) + 5] pixels
HDP
= Horizontal Display Period
= [((REG[24h] bits 6-0) + 1) x 8] pixels
*For TFT panels, the HDP must be a minimum of 8 pixels and must be increased by multiples of 8.
*Panel Type Bits (REG[0Ch] bits 1-0) = 01 (TFT)
*FPLINE Pulse Polarity Bit (REG[2Ch] bit 23) = 0 (active low)
*FPFRAME Polarity Bit (REG[3Ch] bit 23) = 0 (active low)
FPFRAME
VT (= 1 Frame)
DRDY
FPLINE
DRDY
FPLINE
VDPS
VPS
VPW
VDP
HT (= 1 Line)
HPS
HDPS
HDP
FPDAT[17:0]
invalid
FPSHIFT
HPW
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PDF描述 |
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