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参数资料
| 型号： | S1D13A05B00B |
| 元件分类： | 显示控制器 |
| 英文描述： | 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121 |
| 封装： | PLASTIC, FBGA-121 |
| 文件页数： | 188/190页 |
| 文件大小： | 2285K |
| 代理商： | S1D13A05B00B |
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Epson Research and Development
Page 97
Vancouver Design Center
Hardware Functional Specification
S1D13A05
Issue Date: 02/07/02
X40A-A-001-02
7.1.3 PCLK
PCLK is the internal clock used to control the panel. It should be chosen to match the
optimum frame rate of the panel. See Section 10, “Frame Rate Calculation” on page 169
for details on the relationship between PCLK and frame rate.
Some flexibility is possible in the selection of PCLK. Firstly, panels typically have a range
of permissible frame rates. Secondly, it may be possible to choose a higher PCLK
frequency and tailor the horizontal non-display period to bring down the frame-rate to its
optimal value.
The source clock options for PCLK may be selected as in the following table.
Table 7-2: MCLK Clock Selection
Source Clock Options
MCLK Selection
BCLK
REG[04h] bits 5-4 = 00
BCLK
÷ 2
REG[04h] bits 5-4 = 01
BCLK
÷ 3
REG[04h] bits 5-4 = 10
BCLK
÷ 4
REG[04h] bits 5-4 = 11
Table 7-3: PCLK Clock Selection
Source Clock Options
PCLK Selection
MCLK
REG[08h] bits 7-0 = 00h
MCLK
÷2
REG[08h] bits 7-0 = 10h
MCLK
÷3
REG[08h] bits 7-0 = 20h
MCLK
÷4
REG[08h] bits 7-0 = 30h
MCLK
÷8
REG[08h] bits 7-0 = 40h
BCLK
REG[08h] bits 7-0 = 01h
BCLK
÷2
REG[08h] bits 7-0 = 11h
BCLK
÷3
REG[08h] bits 7-0 = 21h
BCLK
÷4
REG[08h] bits 7-0 = 31h
BCLK
÷8
REG[08h] bits 7-0 = 41h
CLKI
REG[08h] bits 7-0 = 02h
CLKI
÷2
REG[08h] bits 7-0 = 12h
CLKI
÷3
REG[08h] bits 7-0 = 22h
CLKI
÷4
REG[08h] bits 7-0 = 32h
CLKI
÷8
REG[08h] bits 7-0 = 42h
CLKI2
REG[08h] bits 7-0 = 03h
CLKI2
÷2
REG[08h] bits 7-0 = 13h
CLKI2
÷3
REG[08h] bits 7-0 = 23h
CLKI2
÷4
RREG[08h] bits 7-0 = 33h
CLKI2
÷8
REG[08h] bits 7-0 = 43h
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PDF描述 |
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参数描述 |
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