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参数资料
| 型号： | S1R72V27B05 |
| 元件分类： | 总线控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA60 |
| 封装： | 5 X 5 MM, 0.50 MM PITCH, PLASTIC, TFBGA-60 |
| 文件页数： | 25/42页 |
| 文件大小： | 426K |
| 代理商： | S1R72V27B05 |
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7. Electrical Characteristics
26
EPSON
S1R72V27 Data Sheet (Rev. 1.00)
7.4.3
CPU/DMA I/F Access Timing
7.4.3.1
Specifications for CVDD = 1.65 V to 3.6 V
XDREQ(O)
XDACK(I)
XCS（I）
XRD（I）
CD（O）
Valid
tcas
CA（I）
XWRH/L（I）
XWR
CD（I）
Code
tcas
tccs
min
6
typ
-
max
-
unit
ns
tcch
tcah
6
-
ns
trbd
1
-
ns
trdf
-
33
ns
trdh
2
-
ns
trbh
-
6
ns
twds
twdh
-
6
-
10
-
ns
tdrn
-
35
ns
tdaa
tdng
6
Nn *16.6
-
ns
tcah
tccs
tcch
trbd
trdf
trdh
trbh
twds
twdh
tdrn
tdaa
tdan
Write
Read
tras
35
-
ns
twas
35
-
ns
twas
trng
twng
twcy
trcy
55
-
ns
trng
20
-
ns
55
-
ns
twcy
20
-
ns
twng
XBEH/L(I)
twbs
twbh
twbs
twbh
6
-
ns
Write byte enable hold time
(CL=30pF)
Item
Address setup time
Address hold time
XCS setup time
XCS hold time
Read data output start time
Read data confirmation time
Read data hold time
Read data output delay time
Write data delay acknowledge time
Write data hold time (after strobe negation)
XDREQ negate delay time
XDACK setup time
XDREQ minimum negate time
Read strobe assert time
Write strobe assert time
Read cycle
Read strobe negate time
Write cycle
Write strobe negate time
Write byte enable setup time
tccn
15
-
ns
XCS negate time (Only when CPUIF mode is set*)
*Nn is determined by the DMA_EdgeMode.NegControl[3:0] setting. Nn = (NegControl + 3)
tdng
tdan
6
-
ns
XDACK hold time
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