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参数资料
| 型号： | SAF-C161O-LM HA |
| 厂商： | Infineon Technologies |
| 文件页数： | 57/66页 |
| 文件大小： | 0K |
| 描述： | IC MCU 16BIT ROM/LESS MQFP-80-1 |
| 标准包装： | 1 |
| 系列： | C16xx |
| 核心处理器： | C166 |
| 芯体尺寸： | 16-位 |
| 速度： | 20MHz |
| 连通性： | EBI/EMI，SPI，UART/USART |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 63 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 2K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 80-QFP |
| 包装： | 剪切带 (CT) |
| 其它名称： | SAF-C161O-LMHACT SAF-C161O-LMHACT-ND SAF-C161O-LMHAINCT |
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C161K
C161O
Data Sheet
56
V2.0, 2001-01
Data float after RdCS
(with RW-delay)1)
t53 SR –
30 +
tF
–
2TCL - 20
+ 2
tA + tF
ns
Data float after RdCS
(no RW-delay)1)
t68 SR –
5 +
tF
–
TCL - 20
+ 2
tA + tF
ns
Address hold after
RdCS, WrCS
t55 CC -16 + tF –
-16 +
tF
–
ns
Data hold after WrCS
t57 CC 9 + tF
–
TCL - 16
+
tF
–
ns
1) RW-delay and t
A refer to the next following bus cycle (including an access to an on-chip X-Peripheral).
2) Read data are latched with the same clock edge that triggers the address change and the rising RD edge.
Therefore address changes before the end of RD have no impact on read cycles.
3) These parameters refer to the latched chip select signals (CSxL). The early chip select signals (CSxE) are
specified together with the address and signal BHE (see figures below).
Demultiplexed Bus (Reduced Supply Voltage Range) (cont’d)
(Operating Conditions apply)
ALE cycle time = 4 TCL + 2
tA + tC + tF (100 ns at 20 MHz CPU clock without waitstates)
Parameter
Symbol
Max. CPU Clock
= 20 MHz
Variable CPU Clock
1 / 2TCL = 1 to 20 MHz
Unit
min.
max.
min.
max.
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PDF描述 |
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参数描述 |
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