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参数资料
| 型号： | SED1330FBB |
| 元件分类： | 显示控制器 |
| 英文描述： | 640 X 256 DOTS DOT MAT LCD DSPL CTLR, PQFP60 |
| 封装： | PLASTIC, QFP6-60 |
| 文件页数： | 13/14页 |
| 文件大小： | 67K |
| 代理商： | SED1330FBB |
132
° Display Memory WRITE Timing
Signal
Parameter
Symbol
Rating
Unit
Remark
Min
Max
EXT
φ0
Clock cycle
tC
100
—
ns
VCE
VCE HIGH-level pulse width
tW
tC – 40
—
ns
VCE LOW-level pulse width
tCE
2tC – 40
—
ns
Write cycle time
tCYW
3tC
—ns
VCE address hold time (fall)
tAHC
2tC – 40
—
ns
VA0 to VA15
VCE address setup time (fall)
tASC
tC – 55
—
ns
VCE address hold time (rise)
tCA
5—
ns
CL = 100 pF
VR/W address setup time (fall)
tAS
0—
ns
+ 1TTL
VR/W address hold time (rise)
tAH2
15
—
ns
VR/W
VCE write setup time (fall)
tWSC
tC – 55
—
ns
VCE write hold time (fall)
tWHC
2tC – 40
—
ns
VCE data input setup time (fall)
tDSC
tWSC – 10
—
ns
VD0 to VD7
VCE data input hold time (fall)
tDHC
2tC – 30
—
ns
VR/W data hold time (rise)
tDH2
10*
50
ns
* Lines VD0 to VD7 are latched.
SED1330
tWSC
tC
tCE
tCYW
tAH2
tCA
tOH2
tASC
tWHC
tAS
tOHC
tOSC
tAHC
tW
EXT
φO
VCE
VA0~VA15
VR/W
VD0~VD7
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