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参数资料
| 型号： | SED1330FBB |
| 元件分类： | 显示控制器 |
| 英文描述： | 640 X 256 DOTS DOT MAT LCD DSPL CTLR, PQFP60 |
| 封装： | PLASTIC, QFP6-60 |
| 文件页数： | 2/14页 |
| 文件大小： | 67K |
| 代理商： | SED1330FBB |
134
Signal
Parameter
Symbol
Rating
Unit
Remark
Min
Max
EXT
φ0
Clock cycle
tC
100
—
ns
Rising time
tr
—35
ns
Falling time
tf
—35
ns
XSCL
Shift clock cycle time
tCX
4tC
—ns
XSCL clock pulse width
tWX
tCX2 – 80
—
ns
XD0 to XD3
X-data hold time
tDH
tCX2 – 100
—
ns
X-data setup time
tDS
tCX2 – 100
—
ns
LP
Latch data setup time
tLS
tCX2 – 100
—
ns
LP signal pulse width
tWL
tCX4 – 80
—
ns
VDD = 5.0V
± 10%
XECL setup time
tL1
tCX3 – 100
—
ns
CL = 150F
XECL data hold time
tL2
tC – 30
—
ns
XECL
Enable setup time
tS1
tC – 30
—
ns
Enable delay time
tS1
tC – 30
—
ns
XECL clock pulse width
tWXE
tCX3 – 80
—
ns
WF
Time allowance of WF delay
tDF
—
100
ns
YSCL
LP delay time against YSCL
tLD
tCX4 – 100
—
ns
YSCL clock pulse width
tWY
tCX4 – 80
—
ns
YD
Y-data hold time
tDHY
tCX6 – 100
—
ns
SED1330
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