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参数资料
| 型号： | SEN01G64D1BF1SA-30WR |
| 厂商： | Swissbit NA Inc |
| 文件页数： | 9/14页 |
| 文件大小： | 0K |
| 描述： | DRAM DDR2 1GB 200-SODIMM |
| 视频文件： | Swissbit Manufacturing Overview |
| RoHS指令信息： | Environment Protection Declaration |
| 标准包装： | 100 |
| 存储器类型： | DDR2 SDRAM |
| 存储容量： | 1GB |
| 速度： | 667MHz |
| 封装/外壳： | 200-SODIMM |
| 其它名称： | 1052-1041 |
Data Sheet
Rev.1.2
09.11.2010
DDR2 SDRAM COMPONENT ELECTRICAL CHARACTERISTICS AND RECOMMENDED
AC OPERATING CONDITIONS
(0°C ≤ T CASE ≤ + 85°C ; V DDQ = +1.8V ± 0.1V, V DD = +1.8V ± 0.1V)
AC CHARACTERISTICS
PARAMETER
S YMBOL
5300-555
MIN MAX
6400-666
MIN MAX
Uni t
Clock cycle time
CL = 6
t CK (6)
-
-
2.5
8.0
ns
CL = 5
CL = 4
CL = 3
CK high-level width
CK low-level width
Half clock period
Access window (output) of DQ S
from CK/CK#
Data-out high-impedance
window from CK/CK#
Data-out low-impedance window
from CK/CK#
t CK (5)
t CK (4)
t CK (3)
t CH
t CL
t HP
t AC
t HZ
t LZ
3.0
3.75
5.0
0.48
0.48
min
(t CH, t CL )
-0.45
-0.45
(= t AC min)
8.0
8.0
8.0
0.52
0.52
+0.45
+0.45
(= t AC max)
+0.45
(= t AC max)
3.0
3.75
-
0.48
0.48
min
(t CH, t CL )
-0.40
-0.40
(= t AC min)
8.0
8.0
-
0.52
0.52
+0.40
+0.40
(= t AC max)
+0.40
(= t AC max)
ns
ns
ns
t CK
t CK
ps
ns
ns
ns
DQ and DM input setup time
relative to DQS
DQ and DM input hold time
relative to DQS
DQ and DM input pulse width
( for each input )
Data hold skew factor
DQ-DQS hold, DQS to first DQ
to go non-valid, per access
Data valid output window
DQS input high pulse width
DQS input low pulse width
t DS(base)
t DH(base)
t DIPW
t QHS
t QH
t DVW
t DQSH
t DQSL
0.10
0.30
0.35
t HP - t QHS
t QH -
t DQSQ
0.35
0.35
0.34
0.05
0.125
0.35
t HP - t QHS
0.35
0.35
0.3
t QH -
t DQSQ
ns
ns
t CK
ns
ns
ns
t CK
t CK
DQS output access time from
CK/CK#
t DQSCK
-0.40
+0.40
-0.35
+0.35
ns
DQS falling edge to CK rising
- setup time
DQS falling edge from CK rising
- hold time
DQS – DQ skew, DQS to last
DQ valid, per group, per access
t DSS
t DSH
t DQSQ
0.2
0.2
0.24
0.2
0.2
0.2
t CK
t CK
ns
DQS read preamble
DQS read postamble
DQS write preamble
DQS write preamble setup time
DQS write postamble
Positive DQS latching edge to
associated clock edge
Write command to first DQS
latching transition
Address and control input pulse
width ( for each input )
t RPRE
t RPST
t WPRE
t WPRES
t WPST
t DQSS
t IPW
0.9
0.4
0.35
0
0.4
- 0.25
WL-
t DQSS
0.6
1.1
0.6
0.6
+ 0.25
WL+
t DQSS
0.9
0.4
0.35
0
0.4
- 0.25
WL-
t DQSS
0.6
1.1
0.6
0.6
+ 0.25
WL+
t DQSS
t CK
t CK
t CK
ns
t CK
t CK
t CK
t CK
Swissbit AG
Industriestrasse 4
Ch-9552 Bronschhofen
Fon: +41 (0) 71 913 03 03
Fax: +41 (0) 71 913 03 15
www.swissbit.com
eMail: info@swissbit.com
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