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参数资料
| 型号： | SI51210-A01AFM |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 8/12页 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN FACTORY CONFIG 6TDFN |
| 标准包装： | 100 |
| 类型： | * |
| PLL： | 带旁路 |
| 输入： | 时钟，晶体 |
| 输出： | CMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:2 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 2.375 V ~ 3.63 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 6-WFDFN |
| 供应商设备封装： | 6-TDFN（1.2x1.4） |
| 包装： | 管件 |
Si51210
Preliminary Rev. 0.7
5
Table 2. AC Electrical Specifications
(VDD =2.5 V ±5%, or VDD =3.3 V ± 10%, TA = 0 to 70 oC)
Parameter
Symbol
Condition
Min
Typ
Max
Unit
Input Frequency Range
FIN1
Crystal input
8
—
48
MHz
Input Frequency Range
FIN2
Reference clock Input
3
—
166
MHz
Output Frequency Range
FOUT
SSCLK1/2, CL=15 pF
3
—
200
MHz
Frequency Accuracy
FACC
Configuration dependent
—
0
—
ppm
Output Duty Cycle
DCOUT
Measured at VDD/2
45
50
55
%
Input Duty Cycle
DCIN
CLKIN, CLKOUT through PLL
30
50
70
%
Output Rise Time
tr
CL=15 pF, 20 to 80%
—
1
3.0
ns
Output Fall Time
tf
CL=15 pF, 20 to 80%
—
1
3.0
ns
Period Jitter
PJ1
SSCLK1/2, two clocks running,
VDD=3.3 V, CL=15 pF
—
150*
—ps
Cycle-to-Cycle Jitter
CCJ1
SSCLK1/2, two clocks running,
VDD=3.3 V, CL=15 pF
—
100*
—ps
Power-up Time
tPU
Time from 0.9 VDD to valid
frequencies at all clock outputs
—1.2
5.0
ms
Output Enable Time
tOE
Time from OE raising edge to active
at output SSCLK (asynchronous)
—15—
ns
Output Disable Time
tOD
Time from OE falling edge to active at
output SSCLK (asynchronous)
—15—
ns
*Note:
Jitter performance depends on configuration and programming parameters.
Table 3. Absolute Maximum Conditions
Parameter
Symbol
Condition
Min
Typ
Max
Unit
Main Supply Voltage
VDD
–0.5
—
4.2
V
Input Voltage
VIN
Relative to VSS
–0.5
—
VDD+0.5
V
Temperature,
TS
Non-functional
–65
—
150
°C
Temperature, Operating Ambient
TA
Functional, C-Grade
0
—
70
°C
ESD Protection (Human Body Model)
ESDHBM
JEDEC (JESD 22-A114) –4000
—
4000
V
ESD Protection (Charge Device Model)
ESDCDM
JEDEC (JESD 22-C101) –1500
—
1500
V
ESD Protection (Machine Model)
ESDMM
JEDEC (JESD 22-A115)
–200
—
200
V
Moisture Sensitivity Level
MSL
JEDEC (J-STD-020)
1
Note:
While using multiple power supplies, the Voltage on any input or I/O pin cannot exceed the power pin during power-up.
Power supply sequencing is not required.
相关PDF资料 |
PDF描述 |
|---|---|
| SI51211-A01AFM | IC CLK GEN FACTORY CONFIG 8TDFN |
| SI51214-A01AFM | IC CLK GEN FACTORY CONFIG 6TDFN |
| SI51219-A01AFT | IC CLK GEN FACTORY CONFIG 8TSSOP |
| SI5310-C-GM | IC CLOCK MULTIPLIER/REGEN 20-QFN |
| SI5316-B-GM | IC PREC JITTER ATTENUATOR 36QFN |
相关代理商/技术参数 |
参数描述 |
|---|---|
| Si51210-A01AFMR | 功能描述:时钟发生器及支持产品 6 TDFN micro-Clock fact config clk gen RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| Si51211-A01AFM | 功能描述:时钟发生器及支持产品 8 TDFN microClockgen SL Clock RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
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| SI51211-A19AFM | 制造商:Silicon Laboratories Inc 功能描述:8 TDFN MICRO-CLOCK, FACTORY CONFIGURABLE CLOCK GENERATOR - Bulk |
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