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参数资料
| 型号： | SI5321-H-BL |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 3/34页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK MULT SONET/SDH 63-PBGA |
| 标准包装： | 260 |
| 系列： | DSPLL® |
| 类型： | 时钟乘法器 |
| PLL： | 是 |
| 输入： | LVTTL |
| 输出： | CML |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 2.8GHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -20°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 63-LBGA |
| 供应商设备封装： | 63-PBGA（9x9） |
| 包装： | 托盘 |
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Si5321
Rev. 2.5
11
Wander/Jitter at 1600 Hz Bandwidth
(BWSEL[1:0] = 01 and BWBOOST = 0; FXDDELAY = 1)
Jitter Tolerance (see Figure 9)
JTOL(PP)
f = 16 Hz
1000
—
ns
f = 160 Hz
100
—
ns
f = 1600 Hz
10
—
ns
CLKOUT RMS Jitter Generation
FEC[2:0] = 000
JGEN(RMS)
12 kHz to 20 MHz
—
0.8
1.2
ps
50 kHz to 80 MHz
—
0.27
0.35
ps
CLKOUT RMS Jitter Generation
FEC[2:0] = 001, 010, 100, 101, 110, 111
JGEN(RMS)
12 kHz to 20 MHz,
—
0.9
1.2
ps
50 kHz to 80 MHz,
—
0.27
0.35
ps
CLKOUT Peak-Peak Jitter Generation
FEC[2:0] = 000
JGEN(PP)
12 kHz to 20 MHz,
—
6.7
10.0
ps
50 kHz to 80 MHz,
—
3.0
5.0
ps
CLKOUT Peak-Peak Jitter Generation
FEC[2:0] = 001, 010, 100, 101, 110, 111
JGEN(PP)
12 kHz to 20 MHz,
—
6.5
10.0
ps
50 kHz to 80 MHz,
—
3.0
5.0
ps
Jitter Transfer Bandwidth (see Figure 6)
FBW
BW = 1600 Hz
—
1600
—
Hz
Wander/Jitter Transfer Peaking
JP
< 1600 Hz
—
0.0
0.1
dB
Wander/Jitter at 3200 Hz Bandwidth
(BWSEL[1:0] = 01 and BWBOOST = 1; FXDDELAY = 1)
Jitter Tolerance (see figure 7)
f = 32 Hz
500
—
ns
f= 320Hz
50
—
ns
f = 3200 Hz
5
—
ns
CLKOUT RMS Jitter Generation
FEC[2:0] = 000
JGEN(RMS)
12 kHz to 20 MHz,
—
0.8
1.0
ps
50 kHz to 80 MHz,
—
0.25
0.3
ps
CLKOUT Peak-Peak Jitter Generation
FEC[2:0] = 000
JGEN(PP)
12 kHz to 20 MHz,
—
6.1
10.0
ps
50 kHz to 80 MHz,
—
3.0
5.0
ps
Jitter Transfer Bandwidth (see Figure 6)
FBW
BW = 3200 Hz
—
3200
—
Hz
Table 4. AC Characteristics (PLL Performance Characteristics) (Continued)
(VDD33 =3.3 V ±5%, TA =–20 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max Unit
Notes:
1. Higher PLL bandwidth settings provide smaller clock output wander with temperature gradient.
2. For reliable device operation, temperature gradients should be limited to 10 °C/min.
3. Telcordia GR-1244-CORE requirements specify maximum phase transient slope during clock rearrangement in terms
of nanoseconds per millisecond. The equivalent ps/
μs unit is used here since the maximum phase transient magnitude
for the Si5321 (tPT_MTIE) never reaches one nanosecond.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| Si5321-H-GL | 功能描述:时钟发生器及支持产品 SONET/SDH Precisn Clock Multiplr RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
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